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标题: FPGA内部双口RAM的时序 [打印本页]

作者: yuyang911220 时间: 2016-8-13 15:30 标题: FPGA内部双口RAM的时序

转自http://www.cnblogs.com/inet2012/archive/2012/02/27/2370309.html

关于FPGA内部双口RAM的时序总结：
1）存储时，双口ram的存储是在写时钟的上升沿到来时完成的，因此要在写时钟的上升沿到来时，数据跟写地址都已经是个稳定的状态，这样才能保证数据的正确存储。

2）读数据时，双口ram的读取实在读时钟的上升沿到来时完成的，因此要在读时钟的上升沿到来时，读地址已经处于稳定的状态，这样才能保证读到的数是相应地址内的数据，数据在读时钟的上升沿到来后输出。

3）对于双口ram的数据输出，对于一个地址上的数据会在读下一个地址的数据时才输出到数据线上，相当于数据的真正输出延时读时钟一个时钟。

4）读地址模块的使能应延时输出使能一个时钟周期，使得第一个地址0可以保持被时钟上升沿采集到，否则输出时第一位输出不稳定数据。
逻辑分析应从时序开始，关于数字逻辑主要是有四种，高电平‘1’、低电平‘0’、高阻态‘Z’和不定态‘X’；程序中一定要避免不定态的产生，因为这是一个不可控的状态。
一个时序的产生是要集合多个逻辑门产生的，只有逻辑严密的思想才能产生一个稳定可靠省资源的时序。

作者: yuchengze 时间: 2016-8-19 16:28

很好的资料，感谢分享

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