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标题: 基于VHDL语言的IP核验证 [打印本页]

作者: yuchengze 时间: 2016-8-21 16:45 标题: 基于VHDL语言的IP核验证

　引言在IC(integrated circuit．集成电路)发展到超大规模阶段的今天，基于IP(Intellectual Property，知识产权)核的IC设计及其再利用是保证SoC(system onchip，片上系统)开发效率和质量的重要手段。如果能对IP核进行验证、测试和集成．就可以加速SoC的设计，而这需要从以下5个方面进行考虑。
代码纯化．指在代码设计中及完成后进行自定义的、IEEE标准的、设计重用的、可综合性和可测试性等方面的规则检查；
代码覆盖率分析．研究仿真中的测试矢量是否足够；
设计性能和面积分析．在设计逻辑综合过程中分析所设计的RTL所能达到的性能和面积要求；
可测性分析：IP核设计重用中的关键技术。如何保证IP核的高测试覆盖率,如何保证IP核在集成到SoC中后的可测试性．是该阶段分析的主要目标。所以在IP核实现之前．要检查IP核设计中是否违反了可测性设计规则；
低功耗分析：SoC的重要衡量指标。我们在IP核设计阶段就需要将TP核功耗参数进行精确估计并进行相应的功耗优化设计；
　
　基于此．本文重点讨论在IC设计过程中IP核的验证测试问题并以互联网上可免费下载的原始IP核资源为例．在与8位RISC架构指令兼容的微处理器下载成功。
　　1 IP核与RISC体系
　　1.1 IP核
　　IP核是具有知识产权的集成电路芯核的简称其作用是把一组拥有知识产权的、在数字电路中常用但又比较复杂的电路设计功能块(如FIR滤波器SDRAM控制器、PCI接口等)设计成可修改参数的集成模块构成芯片的基本单位,以供设计时直接调用从而大大避免重复劳动。
　　1.2 RISC处理器
　　RISC(reduced instruction set computer．精简指令系统计算机)是IBM公司提出来的、在CISC(complerinstruction set computer复杂指令系统计算机)的基础,上继承和发展起来的一种新型系统结构技术。具有结构简单指令合理成本低廉快捷高效等特点。应用前景被普遍看好。国际IT领域的大公司如IBM、DEC、Intel、ARM、Motorola、Apple、HP等先后将其力量转向RISC．并已经开发出各种基于RISC的芯片或IP核。
　　SoC是进行IA(Intel Architecture．智能家电)产品开发的主要方法．而基于RISC体系的EP(embedded processor，嵌入式处理器)则是SoC芯片的核心。可以说，RISC是当前计算机发展不可逆转的趋势。
　　1.3 VHDI语言
　　VHDL(Very High Speed Integrated Circuit Hardware Description Language．集成电路硬件描述语言)与Verilog HDL程序都很适合用来设计架构RCMP reconfigurable mICroprocessor，可重新规划的微处理器)。为此．我们利用VHDL设计一种嵌入式RISC8微处理器及应用芯片．设计后的IP核下载到FPGA(Field Programmable Gate Array．现场可编程门阵列)芯片上做验证，并在开发板构建视频接口模块等以利于调试和应用。
　　2 IP核的仿真与测试
　　2.1 SoC的测试策略
　　SoC芯片的测试比传统的ASIC测试要复杂得多．全面的功能测试通常是不现实的目前常采用的策略是分别测试所有的电路功能模块在SoC芯片中存在各种不同类型的电路模块,每个模块所要求的测试方式也不相同。SoC芯片中的模块基本可以分为三类:CPU/DSP、存储器模块、其他功能电路模块。CPU/DSP的测试与传统的CPU/DSP测试类似．通常采用边界扫描方式结合矢量测试方式。存储器的测试一般采用BIST测试，比较快捷而容易控制。其他的电路模块按设计难易程度或应用方便性，采用边界扫描或BIST。
　　2.2 IP核的测试方案
　　IP核的研究平台有很多种．但一般硬件仿真调试器费用昂贵(几千到数万元)，对于普通用户来说难于承受。为此，本文利用免费的IP核进行改写，利用Xilinx ISE开发软件和汇编语言翻译过来的机器码作为测试激励，完成了RISC结构的Xilinx Spartan2系列的FPGA芯片CPU指令的验证和测试方案．具体方案如下：
　　(1)以VHDL/Verilog语言改写或新写8 bit pipelined RISC 结构之处理器模块、内存控制器模块以及视频控制接口模块．然后通过Xilinx ISE 4.1/5.2、ModelSim完成行为级仿真、综合以及布局布线等。

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