标题: 自动把某些信号安排为全局时钟，不能MAP该怎么办 [打印本页]
作者: 358625207 时间: 2007-5-31 14:11 标题: 自动把某些信号安排为全局时钟，不能MAP该怎么办
本人菜鸟，急着做毕业论文，MAP时报错ERROR:MapLib:93 - Illegal LOC on symbol "ts" (pad signal=ts) or BUFGP symbol
"ts_BUFGP" (output signal=ts_BUFGP), IPAD-IBUFG should only be LOCed to
GCLKIOB site.
查了一下,说是综合工具自动把某些信号安排为全局时钟的情况,也就是说会自动对某些信号加BUFG，如果该信号并未接到XILINX FPGA的专用时钟管脚的话，编译器会弹出以下错误
那么这个问题该怎么解决呢?看到一个帖子说:
看你的综合约束了如果你约束设计中不使用全局时钟资源的话，你在map的时候怎么分配管脚都可以，如果你用到了全局时钟的输入，那么一定要从GCLK输入，GCLK与IBUFG是一一对应的，而IBUFG后面又紧接一个BUFG组成一个BUFGP。如果你只想用BUFG又不想从GCLK输入，那么你就要显式的在代码中例化一个IBUF+BUFG的形式，这样综合后再MAP就应该没有错误了。
大虾,这样简单我看不懂呀,请问什么叫"显式的在代码中例化一个IBUF+BUFG的形式"
作者: 358625207 时间: 2007-6-7 01:24
各位大虾，行行好吧
作者: 358625207 时间: 2007-6-7 18:43
怎么设呀?
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