AHB-PCI 桥是实现AHB总线和PCI总线的协议转换，实现AHB总线和PCI 总线之间数据交换的一个设备，AHB-PCI桥是32位的，即AHB总线和PCI总线都是32位的地址/数据总线。在CPU内部桥和两条内部总线相连接，COREBUS 和PBUS。这两条内部总线都符合AMBA AHB总线协议。在COREBUS上，ARM CORE 作为该总线的唯一主设备，桥则作为该总线的一个从设备。在PBUS上，桥作为该总线的唯一主设备，PCI缓冲及存储器则作为其从设备。在CPU外部，桥则和PCI总线相连接。通过COREBUS， ARM CORE访问桥及穿过桥访问外部的PCI设备。外部的PCI设备则通过PCI总线访问该桥并穿过桥到PBUS上访问CPU的内部存储器等资源。桥为PCI总线和内部ARM CORE及内部存储器的通信提供了数据缓冲。ARM CORE写数据缓冲由两个FIFO组成，每个FIFO可容纳32字节的数据和4 字节的地址。ARM CORE读数据缓冲由一个FIFO组成，该FIFO可容纳32字节的数据和4字节的地址。在另一侧PCI写数据缓冲由两个FIFO组成，每个FIFO可容纳32字节的数据和4字节的地址。PCI读数据缓冲由一个FIFO组成，此FIFO也可容纳32字节的数据和4字节的地址。当有大量数据需要进行传输的时候，桥上提供了DMA控制器供使用，可以大大提高数据通信效率。该DMA 控制器具有一个32字节的接收FIFO和一个32字节的发送FIFO。因此DMA在传输数据的时候可以实现乒乓效应，也就是说在接收的同时发送数据。通过AHB-PCI桥，内部的ARM核可以对外部PCI设备进行访问；同时，外部的PCI设备也可以对内部的CPU资源进行访问。当AHB-PCI桥作为COREBUS上的从设备的时候，它从COREBUS上接收ARM发出读/写命令，然后在PCI总线上发起相应的传输，也就是说此时桥作为PCI的主设备。当外部PCI设备对AHB-PCI桥进行访问的时候，桥作为PCI从设备接收PCI 总线上的命令，同时作为AHB主设备在PBUS上发起相应的操作以达到访问CPU资源的目的。这就是CPU访问外部设备和外部设备访问CPU资源的两条路径。 ZCP320A的PCI桥在PCI总线仲裁方面，可以用外部的仲裁器，也可以用桥本身提供的仲裁器。设计人员可以根据需要选择用外部的仲裁器，还是用ZCP320A的PCI桥上的仲裁器。这个选择通过配置PCI混合控制寄存器PCI_MISC_CTL（偏移地址是0x100）的位12。如果使用外部仲裁器则将该位配置为1，而如果使用桥内部的仲裁器则将该位配置为0。桥上的PCI 仲裁器最多支持6个PCI主设备（包括ZCP320A本身）。其仲裁算法为分组轮循的优先算法。 ZCP320A提供了地址转换功能和地址空间范围定义功能。地址转换包括两个方向，一是从ARM CORE到外部PCI空间的地址转换；二是从PCI空间到PBUS空间的转换。地址转换和地址空间范围都是通过一个称为地址窗口的机制来实现的。在从ARM CORE到外部PCI空间的方向定义了4个窗口，即窗口0/1/2/3，每个窗口由两个寄存器来定义，窗口基地址寄存器（CBUS_BST0/1/2/3）和窗口控制寄存器（CBUS_TI0/1/2/3_CTL）。在窗口基地址寄存器中定义了该窗口在COREBUS上的基地址及该窗口的属性（存储器或I/O空间是否可预取，是否可对32位的任一字节进行访问），而在窗口控制寄存器中则定义了该窗口转换到PCI空间后的基地址，该窗口的大小及窗口使能控制和地址转换使能控制。在从PCI 空间到PBUS空间的方向也定义了4个窗口，PCI寄存器窗口和PCI从设备窗口0/1/2。其中PCI寄存器窗口由一个寄存器（PCI_BSREG）来控制该窗口在PCI总线空间的基地址及窗口属性，而PCI 从设备窗口0/1/2则由两个寄存器来定义，即窗口基地址寄存器（PCI_BST0/1/2）和窗口控制寄存器（PCI_TI0/1/2）。在窗口基地址寄存器中定义了该窗口在PCI总线上的基地址及窗口属性（存储器或I/O空间是否可预取，是否可对32位的任一字节进行访问），而在窗口控制寄存器中则定义了该窗口转换到PBUS空间后的基地址及该窗口的大小窗口使能控制和地址转换使能控制。 2 PCI总线编程模式 PCI桥上的寄存器占了4K的空间，从偏移地址0x000到0xfff。其中0x000到0x0ff是PCI协议中的标准PCI配置寄存器。这部分的寄存器可以从COREBUS和PCI 总线上进行访问，在COREBUS上访问的时候是当作存储器访问，而在PCI总线上则只能通过配置访问来进行。偏移地址从0x100到0x1ff是扩展的PCI寄存器，用来定义桥作为PCI从设备时的窗口以及一些其它的控制。其中0x120是锁寄存器，用来控制寄存器区的写访问。偏移地址从0x200到0x2ff是COREBUS控制寄存器，用来控制COREBUS上的窗口和地址属性。即桥作为PCI主设备时使用该组寄存器。偏移地址从0x300到0x3ff是错误检测和处理寄存器。这部分的寄存器是对桥的错误进行控制，对错误的状态进行检测并报告。偏移地址从0x400到0x4ff是DMA控制器部分寄存器。这部分的寄存器是DMA的专用命令寄存器，用来控制和管理桥上的DMA的工作。另外还有两个配置寄存器0xcf8配置地址寄存器和0xcfc配置数据寄存器。ARM CORE在COREBUS上通过对这两个寄存器的操作实现对外部的PCI设备的配置操作。 PCI寄存器区在COREBUS总线上的基地址是0xe0000000 ，而在PCI总线上的基地址是可配置的，在PCI_BSREG寄存器中配置。桥上的寄存器既可以由ARM核在COREBUS上访问，也可以由外部的PCI主设备通过PCI总线访问。寄存器区有一个锁的机制，用来保护寄存器。锁可以保证在同一时间只有一个设备可以对寄存器区的值进行修改。当ARM CORE通过COREBUS来访问桥上的寄存器或外部PCI设备通过PCI总线访问桥上的寄存器的时候，必须先对寄存器进行锁定成功以后才能对寄存器进行写操作，而读操作则没有这个限制。锁机制的实现是通过锁寄存器REG_LOCK 来实现的。锁定的具体方法是：对锁寄存器偏移地址0x120写入0x1，然后通过读该寄存器来查看加锁是否已经成功。如果读得的该寄存器的值是0x1，则说明已经锁定了桥上的寄存器区，对寄存器的配置就可以进行了。而如果读得的结果是0x0的话，说明锁定失败。对于寄存器读操作来说，没有加锁的限制。因为读操作不改变寄存器的值。当对寄存器配置结束后必须消除对寄存器区的锁定，这样其它的设备才可以对寄存器进行配置。具体方法是对锁寄存器0x120写0x0。 3 PCI主设备工作模式由于ZCP320A处理器带有PCI总线接口，所以我们设计一般是处理器上集成的PCI桥作为主设备，而外部扩展的PCI设备则作为从设备。下面以外扩的以太网卡RTL8139为例说明如何操作RTL8139中的寄存器。在输出通道中，AHB-PCI桥作为COREBUS的从设备，同时作为PCI总线的主设备。它从COREBUS上接收命令，然后在PCI总线上发起相应的传输。图2描述了就是桥作为PCI 主设备时的内部结构。| 欢迎光临 电子技术论坛_中国专业的电子工程师学习交流社区-中电网技术论坛 (http://bbs.eccn.com/) | Powered by Discuz! 7.0.0 |