来自中断控制器的唤醒中断，不是系统退出低功耗模式的快速响应中断。通常，由IRQX信号产生的中断从正常低、磕睡高、磕睡低、睡眠或深度睡眠模式唤醒的时间为3～4个SPLL输出时钟(VCOOUT)。例如，在一个75MHz的系统中，其唤醒时间需要6Ons～8Ons。在MPC8xx系列处理器中，唤醒中断定义为来自中断控制器的电平敏感中断，其只在中断源位被清之后才无效。来自中断控制器的所有中断源唤醒时间都是使用实际运行的MPc8xx处理器的通用系统时钟(GCLKl)来测量的，一旦一个中断被识别，其将花费2～4个GcLKl时钟周期来达到正常高模式。例如，在一个75MHz、DFNL=111(256分频)的系统中，其唤醒时间为1O.24 u s～2O.48 μs。此外，来自系统配置与保护逻辑模块的实时时钟、周期中断定时器、时基计数器或递减器中的任何一个中断都可能设置PLPRCR中的定时器中断状态(TMIST)位。当TMIST位被置时，MPCC8xx处理器时钟模块把此中断作为一个待决中断，因此这种类型中断通常为快速响应唤醒中断。因此，在系统进入任何一个低功耗模式(正常高模式除外)时，必须清TMIST位。在正常和磕睡模式中，系统可能处于由SCCR中DFNH字段定义的高模式或由DFNL字段定义的低模式，通过PLPRCR中系统时钟源(CSRC)位的设置，系统可以在高频与低频之间来回切换。在系统从正常低模式到正常高模式之前，必须满足下列条件之一：①通信处理器模块(CPM)必须有效，即CPM_ACT必须为l；②中断控制器的一个待决中断必须被识别，即INTERRUPT必须为l；③MSR中的POW位必须被清(正常模式)。若没有一个条件被满足，CSRC位被置位和中断状态被复位，则系统自动切换回正常低模式；若CPM有效，则系统自动从磕睡低模式切换到磕睡高模式，换句话说，当CPM为空闲并且CSRC为被置位，则系统自动切换回磕睡低漠式。来自中断控制器的一个待决中断把系统从磕睡模式转换为正常高模式。在复位之后和当退出低功耗模式出现复位时的缺省状态时，MPC8xx处理器都处于正常高模式。当来自中断控制器、实时时钟、周期中断定时器、时基计数器或递减器的唤醒中断被识别时，MPC8xx处理器退出深度睡眠模式，进人正常高模式。在深度睡眠模式中，由于SPLL不使能，因此这一模式的唤醒时间最大为500个OSCM时钟。在1对1模式中，唤醒时间可能最大为1000个EXTCLK时钟。例如，若SPLL输入频率为32kHz，则唤醒时间最大为15.6ms，在1对1模式中，若SPLL输入频率为4MHz，则唤醒时间最大为125μs。为了退出下电模式并且进入正常高模式，当定时器溢出(TEXP)引脚有效时，必须通过外部逻辑使硬件复位(HRESET)引脚有效。当来自实时时钟、周期中断定时器、时基计数器或递减器的唤醒中断出现时，自动置PLPRCR中的TEXPS位，进而使反映TEXPS位逻辑值的TEXP引脚有效。HRESET有效的时间必须比唤醒供电所花的时间与SPLL达到锁定状态所花的时间要长。退出下电模式的另一种方式是，当TEXPS位被清和TEXP引脚无效时，使HRESET引脚有效，这将导致MPC8xx处理器在复位时自动置TEXPS位，进而使TEXP引脚有效，系统进入正常高模式。通常，若定时器溢出置TEXPS位，则MPC8xx自动使TEXP引脚有效(若使能)后出现CLKOUT，表明MPC8xx正准备退出下电模式。因此，在具有下电模式功能的嵌入式系统中，必须引脚控制的电源开关电路，这样才能保证电模式时功耗达到最低。 3 MPC8xx系列处理器电源电路设计 MPC8xx系列处理器电源系统有4种类型的供电引脚：I／O缓冲器与部分时钟电路供电引脚(VDDH和GND)、内部逻辑与时钟驱动器供电引(VDDL和GND)、SPLL模拟电路供电引脚(vDDsYN和VSSSYN)、保持有效电源供电引脚(KAPWR)，以及用于控制下电模式切换的电源开启与关闭定时器溢出信号引脚(TEXP)，电源引脚的描述见表1。MPC8xx系列处理器电源电路设计的典型范例之一如图3所示。 
由于MPC8XX处理器系统性能在很大程度上取决于时钟电路的稳定性和可靠性，而时钟电路的稳定性主要取决于系统锁相环(SPLL)的稳定性。因此，在SPLL模拟部分供电电源采用LC滤波电路，以保证供电的稳定性。保持有效电源(KAPWR)引脚为处理器内部时钟、电源和复位控制关键部件(包括OSCM、SCCR、PLPRCR、RSR、PIT、RTC、TB和DEC等)供电，这些关键部件参数对系统各种运行方式起着重要，甚至决定性的作用。因此，为了保证在各种运行方式下所设置的参数不变，通常在嵌入式系统设计中，为KAPWR提供带有后备电池的供电电路。在图3中，采用了Dallas公司的带有锂电池监视器的3V非易失性控制器DSl314作为VCC与后备电池的自动切换开关。在嵌入式系统设计中，设计者可以利月DSl314的BW引脚来监视电池的状况。系统的主电源采用一个5.OV输入／3.3V输出的电压调整器(RAG-3V)作为主器件，其不仅为VDDH和VDDL供电轨道提供电源，而且还为整个系统提供5.OV和3.3V电源。在图3中，还给出了MPC8xx嵌入式系统电源去耦和机壳地等PCB设计方法。在PCB设计时，尽量采用图3中建议的布局和布线方法，以便最大限度地保证供电系统的稳定性和可靠性。此外，在系统设计中，每个集成电路器件的电源端应该尽可能加接一个O.1 μF的无极性去耦电容，并且要求此电容引脚尽可能靠近器件的电源引脚，这种方法已经成为嵌入式系统保持集成电路器供电稳定性的一种常规方法。图3给出的供电电路是一种比较典型的MPC8xx处理器供电系统实用电路，其可以满足大部分的MPC8xx嵌入式系统的设计要求，但是此供电系统设计有一个缺陷，即没有考虑下电模式的电源控制问题。因此，对于采用电池供电的MPC8xx嵌入式系统来讲，此电路还需要采用图4的方法进行改进。 
在此电路中，增加了下电模式控制电路。当系统从正常模式进入下电模式(LPM=11，TEXPS=0)时，TEXP引脚输出低电平使电源开关U3(为处理器提供电源)和U5(为系统中其他电路提供电源)输出关闭；当来自实时时钟、周期中断定时器、时基计数器、递减器的唤醒中断或系统复位时，由于PLPRCR中的TEXPS位自动被置，因此TEXP引脚输出高电平使电源开关U3和U5输出打开，系统退出下电模式进入正常高模式。由于在退出下电模式进入正常高模式时．要求当TEXP有效时硬件复位(HRESET)信号必须同时有效，因此电路中增加了由TEXP引脚控制的硬件复位电路(U4)。当TEXP由低变高时，硬件复位电路使而HRESET有效。此电路中，电源开关采用Micrel公司的单通电源开关芯片一MIC2025／75(最大的导通电阻为14OmΩ最小连续输出电流为500mA)；复位电路采用双可重触发的复位芯片—74Ll23，其常用于作为嵌入式系统的复位器件。| 欢迎光临 电子技术论坛_中国专业的电子工程师学习交流社区-中电网技术论坛 (http://bbs.eccn.com/) | Powered by Discuz! 7.0.0 |