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标题: 恩智浦半导体采用Cadence新的Encounter [打印本页]

作者: yuyang911220 时间: 2016-11-24 18:28 标题: 恩智浦半导体采用Cadence新的Encounter

本帖最后由 yuyang911220 于 2017-1-3 14:14 编辑

电子设计创新领先企业Cadence设计系统公司（NASDAQ: CDNS）今天宣布，恩智浦半导体采用了新的Cadence® Encounter®数字实现系统（EDI System）及其无缝的可制造性（DFM）设计技术，来确保它先进的45纳米PNX85500数字电视处理器芯片的可靠生产，同时生产力得到了显著加速。这一新的集成式、从前端至后端的EDI系统自带DFM分析和优化，与Encounter Timing System为下一代HDTV处理器快速签收提供了所需的性能和精确性，使恩智浦能够快速完成芯片量产。

      PNX85500来自恩智浦家用业务部，是业界第一款45纳米数字电视处理器，可带来空前的视觉体验。它通过一个全局性的单芯片电视平台支持从模拟到数字、从标清到高清及从无线电视到网络电视的切换。EDI 系统在45纳米实现了这一复杂的单芯片集成，它将两款90纳米芯片的特性和功能结合，创建了具有面积和性能效率的设计版图，带来了无与伦比的画质。

   “我们必须满足PNX85500紧迫的时间期限，因为全世界都在进行数字电视换代，”恩智浦半导体设计技术高级副总裁Barry Dennington表示。 “多处理器的可扩展性能和EDI系统解决方案特性集的完备性以及生产力优势，意味着我们可以自始至终地留在一个单一的设计环境。这些性能和生产力优势，加上EDI系统自带的DFM优化功能及内置的时序和信号完整性签收，帮助我们取得了设计整体周转时间和上市时间的显著缩短。

      EDI系统整合了经过芯片验证的Litho Physical Analyzer及CMP Predictor，可以在设计流程的早期改进45纳米可制造性问题，从而实现快速和可预测的设计收敛。再配合业界领先的基于光刻考量的Cadence NanoRoute® Router，减少了在GDSII后进行DFM优化的需要，从而进一步缩短了设计周期。 Encounter Timing System的加入提供了一个完整和集成的高级签收环境，为时序、信号完整性和可变性实现了更快速的设计优化、调试、统计分析和最终验证。

   “我们很高兴又有一家重要合作伙伴使用我们新的EDI系统在先进工艺节点的生产中取得成功，”Cadence实现产品部高级副总裁徐季平博士表示。 “这一新的系统已被全球多家客户成功采用，并且正在全面提高性能和生产效率。 EDI系统具有低功耗、混合信号和先进节点的功能，为客户带来了一个单一的、可扩展的系统，以达到高性能和高质量的设计收敛。”

      Encounter Digital Implementation System是一个可配置、可伸缩的高性能、高容量、可扩展的设计解决方案，可以非常独特地提供扁平、层次化的设计收敛及签收分析，以及低功耗、先进节点和混合信号设计功能。 Cadence DFM技术被完美地纳入Encounter Digital Implementation System，从而实现了对限制成品率的设计挑战的早期发现、分析和补救。该系统可带来出众的效果、以及封装、逻辑和定制IC设计环境间的互用性。

关于Cadence

      Cadence公司成就全球电子设计技术创新，并在创建当今集成电路和电子产品中发挥核心作用。我们的客户采用Cadence的软件、硬件、设计方法和服务，来设计和验证用于消费电子产品、网络和通讯设备以及计算机系统中的尖端半导体器件、印刷电路板和电子系统。公司总部位于美国加州圣荷塞市，在世界各地均设有销售办事处、设计中心和研究设施，以服务于全球电子产业。关于公司、产品及服务的更多信息，敬请浏览公司网站 www.cadence.com。

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