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标题: TMS320C61416 EMIF总线下双FPGA加载设计（2） [打印本页]

作者: yuyang911220 时间: 2016-12-25 15:19 标题: TMS320C61416 EMIF总线下双FPGA加载设计（2）

由Bootloader引导的用户程序由C语言开发，在CCS下调试通过。它主要实现Flash翻页，把之前烧写在Flash中的BIN文件，通过上述CPLD中3个加载寄存器对FPGA进行上电配置。具体流程如图3所示。

当前FPGA配置时钟CCLK是在用户程序中通过DSP写命令产生的，即写FpgaA(B)_Config_Reg的CCLK位高低电平；同时8位配置数据也连续写2次，由CPLD锁存到FPGA总线上，便能充分保证图1中该有效数据在CCLK上升沿上被锁。

以下是CPLD中动态加载部分的Verilog代码：

／／FPGA控制寄存器(DSP只写)

结语

该系统已成功用于某公司一款软件无线电平台中，通过反复软硬件调试，现已投放市场。此外，由于该系统中的DSP芯片TMS320C6416自带PCI桥，因此该平台设计有与主机通信的CPCI接口，支持32位的PCI总线带宽，最大数据吞吐率能达到133 MB／s。所以，此平台不仅可以实现上述提到的上电Flash自行加载FPGA的目的，还可在其配置完以后通过主机端对FPGA实现动态加载，充分满足了软件无线电中可重构化、实时灵活的指导思想。

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