标题:
FPGA系统的供电要求和最新DC/DC稳压器解决方案
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作者:
yuyang911220
时间:
2016-12-25 15:27
标题:
FPGA系统的供电要求和最新DC/DC稳压器解决方案
本帖最后由 yuyang911220 于 2017-1-3 15:29 编辑
随着FPGA制造工艺尺寸持续缩小、设计配置更加灵活，以及采用FPGA的系统的不断发展，原来只采用微处理器和ASIC的应用现在也可以用FPGA来实现了。最近FPGA供应商推出的新型可编程器件进一步缩小了FPGA和ASIC之间的性能差别。尽管这类器件的可配置性对设计工程师很有吸引力，但使用这些器件所涉及的复杂设计规则和接口协议，要求设计工程师经过全面的培训，并需要进行参考设计评估、设计仿真和验证工作。另一方面，FPGA应用中非常复杂的模拟设计，例如用于内核、I/O、存储器、时钟和其它电压轨的DC/DC稳压器，也要求新的解决方案。本文讨论的高性能DC/DC转换器有助于系统设计工程师克服这些挑战。
FPGA系统的供电要求
1. 管理多个电压轨
上一代FPGA需要2或3个电源轨，如今有些高端的多核FPGA需要多达7个电源轨，包括传统的3.3V电源轨和最新出现的1.0V～2.8V低电压轨，甚至更低的电压轨。此外，除了FPGA，存储器、网络处理器、图形处理器、模数或数摸转换器、运算放大器和射频集成电路等器件也需要其它一些电压轨。
具有排序和跟踪功能的DC/DC稳压器可确保有多个电压轨的系统有序启动，避免电压轨之间出现冲突。每个稳压器都必须能跟踪其它压器的输出电压。尽管FPGA不需要电压轨排序，但是系统中不同部分的电压仍需要按顺序斜坡上升或下降，以免在电压轨上升或下降太快的时候发生闭锁。
电源轨的跟踪和排序以前是由单独的电源管理IC完成，如今设计工程师要求将排序和跟踪功能嵌入到稳压器中，特别是当这些电源轨必须位于系统的不同地方时。
2. 调节低 V
t
和I/O电压
快速I/O节点通常要消耗FPGA应用中的大部分功率，但1.8V和2.5V I/O提供几十安培负载电流、高端系统要求40~80A I/O设计的情况非不常见。
根据电路板设计原则，DC/DC稳压器必须离负载一段距离，而且从输出端到稳压点有一段较长的PCB走线。当负载电流较大时，PCB走线会引入电压误差，误差值等于负载电流(I)乘以这段走线的
阻抗
(R)。由于负载电压降低、电流增大，这个I×R的电压误差值将更大。例如，对3.3V电压轨而言，200mV压降将产生6%的误差，而对1.2V电压轨则会产生17%的误差。因此，尽管DC/DC稳压器可以设置成输出1.2V电压，但由于I×R压降的存在，负载端只有1.0V电压。
当采用90nm和65nm工艺时，FPGA的V
t
和性能取决于电源轨的精确度，因此17%的误差很容易降低性能。例如，V
t
的100mV变化，将使漏电流增大10倍或者更多。
标准DC/DC稳压器只有在负载电压与输出电压非常接近时才能进行准确的电压调节，但它们不能对I×R压降进行补偿。误差校正必须用远端感应放大器来实现。对负载进行差分远端检测可以实现最精确的调节，这时需要精确运算放大器和精确电阻。一个理想的稳压器应该在-40oC至85oC的温度范围内，提供至少±1.5%的负载电压调节精度。这样的精度也许对3.3V电压轨来说无关紧要，因为数字IC可容忍±0.5V的偏差，但要求1.8V、1.0V或0.9V电压轨的90nm或65nm器件要求更高的精度。
用户一旦设置了稳压器的输出电压，差分远端检测就通过在较宽的负载电流范围内补偿PCB走线产生的I×R压降，来自动调节负载点电压。这样，当系统处于待机模式或负载电流和I×R压降都为峰值的全速状态时，电压调节将非常精确。
图1：包括基于FPGA设计所需的所有功能的四输出103W DC/DC系统简化方
框图
。
3. 降低电压纹波噪声和电容要求
在非便携式应用中，随着对压降和电流要求的提高，当选择DC/DC稳压器时，热耗散和工作效率变得更加重要。在便携式应用中，尽管每个电压轨的负载电流较小，但工作效率和待机效率在节省电池能量和简化便携式产品的热量管理方面仍非常重要。
与线性稳压器相比，开关模式DC/DC稳压器在便携式和非便携式应用中都是一个性能更高的解决方案，尤其在功率要求较高的时候。例如，在3.3V输入电源在，开关模式稳压器能以90%的效率提供1.2V电压和5A电流，而线性稳压器的效率只有36%。此外，开关模式稳压器要消耗0.7W功率，而线性稳压器则消耗10.5W。
不过，开关模式稳压器因其固有的开关工作模式会引入开关噪声和较高的输出纹波噪声(输出电压峰峰值纹波)。不幸的是，需要更低电压轨的新型FPGA、
眼图
要求更严格的快速I/O信号对电源“噪声”的容许度更低。为减少纹波噪声，可以给电路增加更多输入和输出电容，以抑制峰峰值纹波电压。但抑制开关噪声的挑战性更大。一种可能的方法是使DC/DC稳压器的工作频率与外部时钟同步，这样可以强制稳压器工作在对系统其它噪声敏感器件的干扰最小的频率范围内。在几个开关模式稳压器同步到一个时钟频率，且这个时钟频率不干扰系统其它部分的情况，这种方法尤其有效。
上述方法有助于设计噪声较低的开关模式负载点稳压器解决方案，不过如果在设计之初就确定了合适的结构、功能和布局，则能大大减少噪声问题。这种稳压器能最大限度降低对电容、滤波和
电磁干扰
(EMI)屏蔽的依赖。
4. 精调电压和改善空气流动
当FPGA或FPGA的外围IC被组装到一个完整的系统中之后，它们的性能可能与在实验室工作台上单独测试得到的性能有所不同。焊料类型、温度、PCB布线、走线阻抗、装配流程等都会影响器件的性能。例如，如果FPGA内核的电压被调节在一个非预期的电压上，内核运行速度就会下降，导致系统的计算能力下降。
因此，工程师在质检或装配期间评估器件性能时，要求器件能以很小的步长提高或降低输出电压，这个功能被称为余量功能(margining)。在前面例子中，内核电压可以调高，以便使FPGA的工作频率达到期望值。余量功能还可以帮助系统制造商提高生产高总产量。
人们希望基于FPGA的系统在增加功能、存储容量或计算能力的同时缩小尺寸，这促使设计工程师改善器件散热的方法，其中一个简单方法是在器件上方实现有效的空气流动。
封装
高的器件阻碍了FPGA或存储器这类封装薄的器件上方的空气流动。预装配的DC/DC负载点稳压器引起的空气阻塞问题非常严重，因为这些器件的高度是FPGA和其它IC高度的6至10倍。
FPGA较薄的BGA封装非常有用，因为可以从封装顶部高效率地散出内部产生的热量。当一个较高的器件(如预装配的DC/DC稳压器)阻碍空气流动，并紧靠FPGA器件时，FPGA的这种优点就无法发挥出来。
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