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标题: 大型设计中FPGA的多时钟设计策略（3） [打印本页]

作者: yuyang911220 时间: 2016-12-25 15:38 标题: 大型设计中FPGA的多时钟设计策略（3）

时钟。因为送至接口的数据将在使能信号的下降沿产生改变(参见图5)，我们需要确认接口在时钟的上升沿进行采样。因为使能信号仅在线路接口芯片上而不是在FPGA内用作一个时钟，就没有必要在一个低抖动源中进行布线。注意这是在知道将再也不会用主时钟的连续脉冲送数据到相同的从属器件中时才这样做。
　　1MHz SPI时钟并不能简单去掉，但我们现在通过使用使能信号和时钟过采样技术，将原先40个时钟减少到3个，这样我们就有了更大的器件选择范围。
　　异步时钟
　　在用异步时钟产生任何逻辑前应该尽量先考虑采用其它替代方法，用异步时钟的组合逻辑是产生亚稳态问题的主要原因。同样，当违反触发器的设置和保持时间约束时，在一个短时间内输出将具有不确定性，并且将最终设定在“1”或“0”上，确切的状态不可预知。

　　幸运的是对于亚稳态性问题已经有一些解决方案。图6说明了这一方案，这是一种双寄存器方法：进入第一级触发器的数据与时钟异步，所以第一级触发器几乎肯定是亚稳态；然而，只要亚稳态的长度小于时钟的周期，第二级触发器就不会进入亚稳态。但是，FPGA供应商很少提供亚稳态时间，尽管该时间一般小于触发器的设置和保持时间之和。
　　如果时钟不是太快而且能满足时序约束的话，像图6所示的电路将可能不会产生亚稳态。只要所有输出到触发器的通路由相同时钟驱动，即使第一级触发器的输出可用，通常还是需要用像图6中电路来将亚稳态隔离到一条短线。采用这种方法后，将不太可能出现由于电路的改变而无意地在无时钟驱动的逻辑中用到该亚稳太线。
　　如果读数据的是一个计数器，像从一个异步FIFO读或写地址，你应该考虑下列情况：一个传统的3位计数器在状态之间有一个、两个或三个位的变化，例如读数发生在计数器从“011”到“100”变化的瞬间，则所有三个位的值将不确定，读的值会是八种可能状态中的任一种。如果计数器是使用格雷码，如表所示，则每次仅有一位发生状态改变，如果读数发生在计数器变化的瞬间，则只有一个位会有问题，所以在读操作中只有两种可能结果，而且这两种可能结果是计数器正好在读以前的值和正好在读以后的值时。因为读正好发生在计数器产生变化的瞬间，你不可能确切地说哪个值是正确的，即两者都应该认为是有效的。
　　另一个避免异步时钟问题的方法是忽略较慢的时钟，并用较快的时钟来采样。这需要数据有特殊的成帧特性(例如，具有一个前导码)来定义数据边界。这是一个常用的方法，在差不多每一个具有UART形式的嵌入式系统都有应用。该方法是：采用一个非常快的时钟，比如数据符号率的16倍，在连续发现15个起始字符后开始采样，则下一个16(左右)位相当于送的第一个位，再下一个16(左右)位对应下一个位，并以次类推。

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