// Inputs
reg clk;
reg [7:0] din;
// Outputs
wire [7:0] d_temp;
wire [7:0] dout;
// Instantiate the Unit Under Test (UUT)
hunhe_clock uut (
.clk(clk),
.din(din),
.d_temp(d_temp),
.dout(dout)
);
always #50 clk = !clk;
integer i;
initial begin
// Initialize Inputs
clk = 0;
din = 15;
// Wait 100 ns for global reset to finish
#100;
for( i = 0;i <= 10;i=i+1) begin
din = din + 1;
#100;
end
// Add stimulus here
end
endmodule
还有一个需要注意的是不要在模块内部使用计数器分频产生所需要的时钟,这样会导致时钟漂移,降低了设计的可靠性,可以使用对时钟信号进行使能实现所需电路。