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标题: FPGA时序分析 [打印本页]

作者: look_w 时间: 2017-10-20 21:07 标题: FPGA时序分析

存在的两个问题：
（1）一个信号从FPGA的一端输入，经过一定的逻辑处理后从FPGA的另一端输出，这期间会产生多大的延时？
（2）有多个总线信号从FPGA的一端输入，这条总线的各个信号经过逻辑处理后从FPGA的另一端输出，这条总线的各个信号的延时一致吗？

对于一个特定的FPGA器件，它的建立时间Tsu、时钟网络延时（Tc2d-Tc2s）相对固定，此时系统最大频率的决定因素是数据传输延时Tco，所以在进行系统时序优化时，主要的任务就是围绕Tco做文章。
保持时间满足的公式也不难理解，从某个种意义上说，Th限制了数据传输的速度。如果Tco延时太短，导致上一级寄存器锁存的数据侵占了下一级寄存器正在锁存数据的保持时间，那么下一级寄存器就无法有效地锁存数据，系统时许也就无法达到要求。

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