标题:
IC设计基础系列之CDC篇7:从CMOS到触发器(六)
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作者:
look_w
时间:
2017-11-4 13:58
标题:
IC设计基础系列之CDC篇7:从CMOS到触发器(六)
②
D
锁存器
虽然
SR
锁存器可以锁存数据,电路结构也简单,但是有一个毛病就是
S
和
R
同时有效时,输出错误,使用不够方便;还有一个问题就是某个时候存某个数据分不开,相当于时间和内容不够清晰。因此就因此了
D
锁存器,
D
锁存的功能是在时钟高
/
低电平的时候通过数据,在时钟低
/
高电平的时候锁存数据(这样就明确地说明了什么时候锁存什么数据,而不是像
SR
锁存器一样,不知道锁存什么数据),具体的结构图和分析如下所示:
D
锁存器的常见结构和电路符号图如下所示:
可以看到,
D
锁存器可以分为前级门电路(两个与门和一个非门)和后级
SR
锁存器组成,(
PS
:反相器
2
个晶体管,两个与门共
12
个晶体管,两个或非门共
8
个晶体管,
D
锁存器一个
22
个晶体管)下面我们就来分析一下它的功能:
输入是
Clk
和
D
,也就是输入有四种可能:
·当
clk=0
时,红
S红R
都为
0
,也就是
SR
锁存器的输入为
00
,根据
SR
锁存器的功能,输出
Q
和
Q
’
将保持原来的状态;因此
clk=0
时,不管
D
是什么,输出
Q
和
Q
’
都不随
D
变化,只与原来的状态有关,也就是保持。
·当
clk=1
时,
R=(1
·
D
’)=D’;S=(1
·
D)=D
。
也就是说,当
clk=1
的时候,
SR
锁存的输入是互补的,不会出现
S
和
R
同时有效的情况。当
D=1
时,
S=1
,置位有效,输出
Q=1
;当
D=0
时,
R=1
,复位有效,输出
Q=0
;因此就可以知道,在
clk=1
时,输出
Q=D
,也就是输出等于输入。
通过上面的分析,上面的
D
锁存器结构功能为:在
clk=1
时,数据通过
D
锁存器流到了
Q
;在
Clk=0
时,
Q
保持原来的值不变。这样的锁存器也称为透明锁存器或者
电平
敏感锁存器(这里需要注意的是,上面结构中电平敏感锁存器是高电平敏感,也就是说高电平的时候是敏感的,是不锁存数据的)。然后低电平敏感的
D
锁存器的电路结构这里就不介绍了。
3
、
D
锁存器的应用
锁存器用来锁存数据,这是初始的功能应用,这里来聊聊锁存的其他的简单应用吧。
①锁存器的常用应用就是用来
防电路毛刺
了,具体的应用就是门控时钟了,这里请查看我的另外一篇博文,那里有较为详细的关于门控电路的描述。
②此外,锁存器可以用来构造触发器,这个我们在后面的触发器中进行介绍。
③锁存器的一种叫做锁定锁存器( lockup latch)的玩意用于修复扫描链插入时引起的时钟偏移问题,帮助修复保持时间违规,具体情况可以查看下面链接:
④类似通过修复保持时间来增强性能、锁存器流水线的应用,这些应用很难三言两语的说明,有些我也不是完全掌握,以后有时间再进行撰写。
4
、(
D
)触发器
触发器有很多类型,比如
J-K
触发器、
T
触发器、
D
触发。前面我们也说了,锁存器的应用之一就是构成触发器,这里我们只聊最简单的触发器——
D
触发器,
D
触发器的结构和电路符号图如下所示:
D
触发器可以由两个
D
锁存器构成,驱动时钟的相位相反(也就是),前面的
D
锁存器称为主锁存器,后面的
D
锁存器称为从锁存器,因此
D
触发器也可以称为主从触发器(
PS
:两个
D
锁存器共
44
个晶体管,非门
2
个晶体管,因此
D
触发器
46
个晶体管)。下面我们分析一下
D
触发的功能:
从上面的分析可以找到,
D
触发器在时钟上升沿的时候锁存在时钟上升沿采到的值,并且保持一个时钟周期。这种在时钟
上升沿
锁存数据的触发器称为正边沿触发器,与此对应的还有负边沿触发的触发器,这里就不进行介绍了。
由
D
触发器延伸出去的知识点还有很多,比如寄存器,寄存器由多个
D
触发器构成(一个
D
触发器可以看做
1
位的寄存器);比如带使能的触发器:
带复位的触发器:
OK
,触发器的结果和功能就聊到这里,接下来我们来聊聊触发器的建立时间(
setup time
)和保持时间
(hold time).
。
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