图一 0.5 pitch QFN封装尺寸标注图
图二是一个使用0.5mm pitch QFN封装的典型的1.6mm 板厚的6层板PCB设计:图二 QFN封装PCB设计TOP层走线
差分线走线线宽/线距为:8/10, 走线距离参考层7mil,板材为FR4.图三 PCB差分走线间距与叠层
从上述设计我们可以看出,在扇出区域差分对间间距和差分对内的线间距相当,会使差分 对间的串扰增大。图四 差分模式端口定义及串扰仿真结果
从仿真结果可以看出,即使在并行走线较短的情况下,差分端口D1对D2的近端串扰在5GHz超过了-40dB,在10GHz达到了-32dB,远端串扰在15GHz达到了-40dB。对于10Gbps及以上的应用而言,需要对此处的串扰进行优化,将串扰控制到-40dB以下。图五 紧耦合差分布线图
图六是上述设计的差分模式的近端串扰和远端串扰的仿真结果:图六 紧耦合差分端口定义及串扰仿真结果
从优化后的仿真结果可以看出,使用紧耦合并增加差分对之间的间距可以使差分对间的近端串扰在0~20G的频率范围内减小4.8~6.95dB。远端串扰在5G~20G的频率范围内减小约1.7~5.9dB。2.5G | 5G | 10G | 15G | |
原设计 | 38.874 | 34.704 | 31.883 | 29.818 |
紧耦合 | 44.452 | 41.657 | 37.416 | 34.624 |
优化结果 | 5.578 | 6.953 | 5.533 | 4.806 |
表一 近端串扰优化统计
2.5G | 5G | 10G | 15G | |
原设计 | 61.341 | 53.137 | 45.932 | 40.465 |
紧耦合 | 59.667 | 56.697 | 47.643 | 46.359 |
优化结果 | -1.674 | 3.56 | 1.711 | 5.894 |
表二 远端串扰优化统计
图七 叠层调整示意图
根据上述优化进行仿真,仿真结果如下图:图八 叠层调整后串扰仿真结果
值得注意的是,当我们调整了走线与参考平面的距离之后,差分线的阻抗也随之发生变化,需要调整差分走线满足目标阻抗的要求。芯片的SMT焊盘距离参考平面距离变小之后阻抗也会变低,需要在SMT焊盘的参考平面上进行挖空处理来优化SMT焊盘的阻抗。具体挖空的尺寸需要根据叠层情况进行仿真来确定。图九 叠层调整后QFN焊盘阻抗优化示意图
从仿真结果可以看出,调整走线与参考平面的距离后,使用紧耦合并增加差分对之间的间距可以使差分对间的近端串扰在0~20G的频率范围内减小8.8~12.3dB。远端串扰在0~20G范围内减小了2.8~9.3dB。2.5G | 5G | 10G | 15G | |
原设计 | 38.874 | 34.704 | 31.883 | 29.818 |
紧耦合 | 44.452 | 41.657 | 37.416 | 34.624 |
紧耦合+减小与参考面距离 | 51.222 | 46.767 | 41.878 | 38.624 |
最终优化结果 | 12.348 | 12.063 | 9.995 | 8.806 |
表三 近端串扰优化统计
2.5G | 5G | 10G | 15G | |
原设计 | 61.341 | 53.137 | 45.932 | 40.465 |
紧耦合 | 59.667 | 56.697 | 47.643 | 46.359 |
紧耦合+减小与参考面距离 | 64.141 | 59.44 | 52.017 | 49.796 |
最终优化结果 | 2.8 | 6.303 | 6.085 | 9.331 |
表四 远端串扰优化统计
四、结论欢迎光临 电子技术论坛_中国专业的电子工程师学习交流社区-中电网技术论坛 (http://bbs.eccn.com/) | Powered by Discuz! 7.0.0 |