ISE 8。2I

V5LX30FF324

设计已通过综合并执行（IMPLEMENT）成功，但是在Gennerate programming file时出现以下错误：

BITGEN 100：There must be a statrup component with a signal on the clk pin when startupclk is userclk.

我用SELECTMAP方式配置FPGA。不知道这是怎么回事？望知情者指导。

顺便问一下，FPGA的许多配置引脚在设计时如何处理？怎么设置啊？我在设计原始文件时，这些个配置引脚都没有用到，该如何做？

谢谢高手不吝指教。