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标题: 一文读懂ESD, 都是干货 [打印本页]

作者: Ameya360皇华 时间: 2018-7-31 17:29 标题: 一文读懂ESD, 都是干货

静电放电(ESD: Electrostatic Discharge)，应该是造成所有电子元器件或集成电路系统造成过度电应力(EOS: Electrical Over Stress)破坏的主要元凶。因为静电通常瞬间电压非常高(>几千伏)，所以这种损伤是毁灭性和永久性的，会造成电路直接烧毁。所以预防静电损伤是所有IC设计和制造的头号难题。

我们今天要讨论的时候如何在电路里面涉及保护电路，当外界有静电的时候我们的电子元器件或系统能够自我保护避免被静电损坏(其实就是安装一个避雷针)。

在讲ESD的原理和Process之前，我们先讲下ESD的标准以及测试方法，根据静电的产生方式以及对电路的损伤模式不同通常分为四种测试方式：人体放电模式(HBM: Human-Body Model)、机器放电模式(Machine Model)、元件充电模式(CDM: Charge-Device Model)、电场感应模式(FIM: Field-Induced Model)，但是业界通常使用前两种模式来测试(HBM, MM)。
人体放电模式(HBM）
当然就是人体摩擦产生了电荷突然碰到芯片释放的电荷导致芯片烧毁击穿，秋天和别人触碰经常触电就是这个原因。业界对HBM的ESD标准也有迹可循(MIL- STD-883C method 3015.7，等效人体电容为100pF，等效人体电阻为1.5Kohm)，或者国际电子工业标准(EIA/JESD22-A114-A)也有规定，看你要follow哪一份了。如果是MIL-STD-883C method 3015.7，它规定小于<2kV的则为Class-1，在2kV~4kV的为class-2，4kV~16kV的为class-3。

机器放电模式(MM)
当然就是机器(如robot)移动产生的静电触碰芯片时由pin脚释放，次标准为EIAJ-IC-121 method 20(或者标准EIA/JESD22-A115-A)，等效机器电阻为0 (因为金属)，电容依旧为100pF。由于机器是金属且电阻为0，所以放电时间很短，几乎是ms或者us之间。但是更重要的问题是，由于等效电阻为0，所以电流很大，所以即使是200V的MM放电也比2kV的HBM放电的危害大。而且机器本身由于有很多导线互相会产生耦合作用，所以电流会随时间变化而干扰变化。

ESD的测试方法类似FAB里面的GOI测试，指定pin之后先给他一个ESD电压，持续一段时间后，然后再回来测试电性看看是否损坏，没问题再去加一个step的ESD电压再持续一段时间，再测电性，如此反复直至击穿，此时的击穿电压为ESD击穿的临界电压(ESD failure threshold Voltage)。通常我们都是给电路打三次电压(3 zaps)，为了降低测试周期，通常起始电压用标准电压的70% ESD threshold，每个step可以根据需要自己调整50V或者100V。
(1). Stress number = 3 Zaps. (5 Zaps, the worst case)
(2). Stress step ΔVESD = 50V(100V) for VZAP <=1000V
ΔVESD = 100V(250V, 500V) for VZAP > 1000V
(3). Starting VZAP = 70% of averaged ESD failure threshold (VESD)
另外，因为每个chip的pin脚很多，你是一个个pin测试还是组合pin测试，所以会分为几种组合：I/O-pin测试(Input and Output pins)、pin-to-pin测试、Vdd-Vss测试(输入端到输出端)、Analog-pin。
1. I/O pins
就是分别对input-pin和output-pin做ESD测试，而且电荷有正负之分，所以有四种组合：input+正电荷、input+负电荷、output+正电荷、output+负电荷。测试input时候，则output和其他pin全部浮接(floating)，反之亦然。

2.pin-to-pin测试
静电放电发生在pin-to-pin之间形成回路，但是如果要每每两个脚测试组合太多，因为任何的I/O给电压之后如果要对整个电路产生影响一定是先经过VDD/Vss才能对整个电路供电，所以改良版则用某一I/O-pin加正或负的ESD电压，其他所有I/O一起接地，但是输入和输出同时浮接(Floating)。

3.Vdd-Vss之间静电放电
静电放电发生在pin-to-pin之间形成回路，但是如果要每每两个脚测试组合太多，因为任何的I/O给电压之后如果要对整个电路产生影响一定是先经过VDD/Vss才能对整个电路供电，所以改良版则用某一I/O-pin加正或负的ESD电压，其他所有I/O一起接地，但是输入和输出同时浮接(Floating)。

4.Analog-pin放电测试
因为模拟电路很多差分比对(Differential Pair)或者运算放大器(OP AMP)都是有两个输入端的，防止一个损坏导致差分比对或运算失效，所以需要单独做ESD测试，当然就是只针对这两个pin，其他pin全部浮接(floating)。

好了，ESD的原理和测试部分就讲到这里了，下面接着讲Process和设计上的factor随着摩尔定律的进一步缩小，器件尺寸越来越小，结深越来越浅，GOX越来越薄，所以静电击穿越来越容易，而且在Advance制程里面，Silicide引入也会让静电击穿变得更加尖锐，所以几乎所有的芯片设计都要克服静电击穿问题。
静电放电保护可以从FAB端的Process解决，也可以从IC设计端的Layout来设计，所以你会看到Prcess有一个ESD的option layer，或者Design rule里面有ESD的设计规则可供客户选择等等。当然有些客户也会自己根据SPICE model的电性通过layout来设计ESD。
1、制程上的ESD
要么改变PN结，要么改变PN结的负载电阻，而改变PN结只能靠ESD_IMP了，而改变与PN结的负载电阻，就是用non-silicide或者串联电阻的方法了。
1）Source/Drain的ESD implant
2）接触孔(contact)的ESD implant
3）SAB (SAlicide Block)
4）串联电阻法

2、设计上的ESD
这就完全靠设计者的功夫了，有些公司在设计规则就已经提供给客solution了，客户只要照着画就行了，有些没有的则只能靠客户自己的designer了，很多设计规则都是写着这个只是guideline/reference，不是guarantee的。一般都是把Gate/Source/Bulk短接在一起，把Drain结在I/O端承受ESD的浪涌(surge)电压，NMOS称之为GGNMOS (Gate-Grounded NMOS)PMOS称之为GDPMOS (Gate-to-Drain PMOS)。

这个原理看起来简单，但是设计的精髓(know-how)是什么？怎么触发BJT？怎么维持？怎么撑到HBM>2KV or 4KV？
如何触发？必须有足够大的衬底电流，所以后来发展到了现在普遍采用的多指交叉并联结构(multi-finger)。但是这种结构主要技术问题是基区宽度增加，放大系数减小，所以不容易开启。而且随着finger数量增多，会导致每个finger之间的均匀开启变得很困难，这也是ESD设计的瓶颈所在。

如果要改变这种问题，大概有两种做法(因为triger的是电压，改善电压要么是电阻要么是电流)：
1、利用SAB(SAlicide-Block)在I/O的Drain上形成一个高阻的non-Silicide区域，使得漏极方块电阻增大，而使得ESD电流分布更均匀，从而提高泄放能力；
2、增加一道P-ESD (Inner-Pickup imp，类似上面的接触孔P+ ESD imp)，在N+Drain下面打一个P+，降低Drain的雪崩击穿电压，更早有比较多的雪崩击穿电流(详见文献论文: Inner Pickup on ESD of multi-finger NMOS.pdf)。
3、栅极耦合(Gate-Couple) ESD技术
我们刚刚讲过，Multi-finger的ESD设计的瓶颈是开启的均匀性，假设有10只finger，而在ESD 放电发生时，这10 支finger 并不一定会同时导通(一般是因Breakdown 而导通)，常见到只有2-3 支finger会先导通，这是因布局上无法使每finger的相对位置及拉线方向完全相同所致，这2~3 支finger 一导通，ESD电流便集中流向这2~3支的finger，而其它的finger 仍是保持关闭的，所以其ESD 防护能力等效于只有2~3 支finger的防护能力，而非10 支finger 的防护能力。这也就是为何组件尺寸已经做得很大，但ESD 防护能力并未如预期般地上升的主要原因，增打面积未能预期带来ESD增强，怎么办？其实很简单，就是要降低Vt1(Trigger电压)，我们通过栅极增加电压的方式，让衬底先开启代替击穿而提前导通产生衬底电流，这时候就能够让其他finger也一起开启进入导通状态，让每个finger都来承受ESD电流，真正发挥大面积的ESD作用。
finger也一起开启进入导通状态，让每个finger都来承受ESD电流，真正发挥大面积的ESD作用。
但是这种GCNMOS的ESD设计有个缺点是沟道开启了产生了电流容易造成栅氧击穿，所以他不见的是一种很好的ESD设计方案，而且有源区越小则栅压的影响越大，而有源区越大则越难开启，所以很难把握。
4.还有一种复杂的ESD保护电路: 可控硅晶闸管(SCR: Silicon Controlled Rectifier）
它就是我们之前讲过的CMOS寄生的PNPN结构触发产生并且Latch-up，通过ON/OFF实现对电路的保护，大家可以回顾一下，只要把上一篇里面那些抑制LATCH-up的factor想法让其发生就可以了，不过只能适用于Layout，不能适用于Process，否则Latch-up又要fail了。
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