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标题: 如何用vhdl设计一个在时钟的上升沿和下降沿产生脉冲输出的电路 [打印本页]

作者: tianxing 时间: 2004-3-4 11:01

描述的不太清楚，应该是在一个信号的上升沿和下降沿都产生脉冲

作者: sccgjchn@hotmai 时间: 2004-3-5 09:25

如果没有要求脉冲宽度你可以这样实现：调用lcell 然后将器件lcell输入和输出信号做 xor 运算就可以实现。这里lcell 实现信号延时，当然如果信号频率不高的情况下可以用一高频率信号做指定时间延时以达到指定脉冲宽度。

作者: sccgjchn@hotmai 时间: 2004-3-5 09:32

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作者: tianxing 时间: 2004-3-17 14:40 标题: 如何用vhdl设计一个在时钟的上升沿和下降沿产生脉冲输出的电路

请各位大侠指点一下

作者: lennyo 时间: 2004-3-17 14:40

if(clk'event and clk='1')then 上升沿
if(clk'event and clk='0')then 下降沿

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