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标题: 讨论一下SystemC和E的区别以及优势和劣势吧 [打印本页]

作者: nxp_huan    时间: 2008-1-4 15:47     标题: 讨论一下SystemC和E的区别以及优势和劣势吧

本人正在学习SystemC和E,本人才疏学浅,望大虾能指教,最好能提供一些学习SystemC和
E的学习资源,比如一些网页或者书之类的信息,谢谢了!bow


作者: caopengly    时间: 2008-1-4 22:22

网友提示:
vera逐渐要转向systemverilog上, 这是业界的一个趋势, 虽然目前的specman E语言貌似口碑比vera好,但是 前途未知啊
国外业界的一些企业已经开始转向systemverilog了, 国内公司动作较慢

systemverilog没有用过, 资料上说是做设计和验证都比较合适, 也许是为了验证人员和设计人员之间的沟通更方便吧,大家都用同一个语法的工具。语法上可能引入了面向对象的思想,估计是vera和verilog的结合体!
vera或者systemverilog 都可用VCS仿真,synopsys提供的工业级仿真工具 ,questa没听说过,不知道是什么公司的

我一直用verilog和vhdl,并且没有遇到瓶颈。





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