标题:
FPGA
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作者:
li117208
时间:
2008-1-7 02:25
标题:
FPGA
基于
FPGA
的锁相环
位同步提取电路
该电路如图
2
所示，它由双相高频时钟源、过零检测电路、鉴相器、控制器和分频器组成。
双相高频时钟源
该电路由
D
触发器组成的二分频器和两个与门组成，它将
FPGA
的高频时钟信号
clk_xm
变换成两路相位相反的时钟信号，由
e
、
f
输出，然后送给控制电路的常开门
G3
和常闭门
G4
。其中
f
路信号还作为控制器中的
D1
和
D2
触发器的时钟信号。实际系统中，
FPGA
的高频时钟频率为
32.768MHz
，
e
、
f
两路信号频率为
32.768/2=16.384MHz
。
过零检测电路
该电路见图
2
中
gljc
部分，它由
D
触发器和异或门组成。过零检测的输出脉冲
codeout
的宽度应略大于
f
路信号一个周期，但为了减少锁相环的稳态误差，该输出脉冲不宜过宽。实际系统中，过零检测电路的时钟信号
clkin
由
FPGA
的高频时钟四分频得来，这样输出的脉冲宽度约是
f
路信号的两个周期。
鉴相器
该电路由两个与门组成，分别是超前门
G1
和滞后门
G2
。过零检测电路的输出信号
b
与位定时信号
clkout
一起进入鉴相器，若
clkout
超前
b
，则滞后门
G2
被封锁，输出为
0
，超前门
G1
的输出端有窄脉冲输出；若
clkout
滞后
b
，则超前门
G1
被封锁，输出为
0
，滞后门
G2
的输出端有窄脉冲输出。
分频器
该电路对应于图
2
中
div64
部分。输入的信号频率是
256KHz
，
e
、
f
两路信号的频率均为
16.384MHz
，故该电路完成
16384/256=64
的分频功能。当控制电路无超前或滞后控制脉冲输出时，
D1
的
Q
端为
0
，
D2
的
Q
端也为
0
，常开门
G3
处于打开状态，常闭门
G4
处于关闭状态，
e
路信号通过常开门
G3
、异或门
G5
到达
64
分频器的输入端，经分频后产生稳定的位定时信号。
控制器
分频器输出的位定时信号
clkout
与过零检测脉冲
b
进行相位比较。当位定时信号
clkout
超前于
b
时，超前门
G1
有正脉冲输出。在触发脉冲
f
的上升沿，
D1
触发器的
Q
端由低变高，经过非门后，使常开门
G3
关闭一个时钟周期，将
e
路脉冲扣除一个，使
clkout
相位向滞后方向变化一个时钟周期。
当位定时信号
clkout
滞后于
b
时，滞后门
G2
有正脉冲输出。在触发
作者:
caopengly
时间:
2008-1-7 13:10
不错，赞一个。
lz是想说明一下数字锁相环的原理吗。不过图没有帖上来啊，你可以点击编辑后将图粘贴上来。
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