标题:
[求助]Verilog语法知识
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作者:
aiany1019
时间:
2008-1-8 08:19
标题:
[求助]Verilog语法知识
//macro define
'define plus 3'd0
'define minus 3'd1
'define band 3'd2
'define bor 3'd3
'define unegate 3'd4
module alu(out,opcode,a,b);
output[7:0] out;
input[2:0] opcode;
input[7:0]a,b;
reg[7:0] out;
always @(opcode or a or b)
begin
case(opcode)
'plus
ut=a+b;
'minus
ut=a-b;
'band
ut=a&b;
'bor
ut=a|b;
'unegate
ut=~a;
default: out=8'hx;
endcase
end
endmodule
小弟初接触，麻烦高手指点下那个'define的位置应该在哪？
我这样写语法编译老是出错！
谢谢！
作者:
caopengly
时间:
2008-1-8 19:07
状态机一般都用parameter 你把它定义为parameter就可以了。
如：parameter plus=3'd0，
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ut=a+b;