我从DSP的CLKOUT引入72MHZ的时钟经过74245变压后送到CPLD（EPM7128S）的GCLK引脚上，但是为什么CPLD不工作？为了测试编了一个小的计数器程序，但是没有输出。CPLD对输入时钟的幅值有什么要求没？

[此贴子已经被作者于2008-1-11 14:28:59编辑过]

时钟引脚的驱动要求很低，你不用245都可以。但是clk要标准。

你cpld不工作，你可以用示波器看看有没有波形来或波形是否标准。