请问verilog HDL和VHDL哪个更高级些？

对于初学者学习哪个会好点。谢谢

没有本质区别。如果你想牛X，两个都要学。并且学会了一个学另一个很容易

现在一般建议学校verilog，我两个都比较熟悉，感觉verilog对底层的描述比较清晰，程序风格比vhdl流畅简洁。vhdl可以自定义类型，verilog不行，但是verilog修正版可以定义。

总之，verilog 有超越vhdl的势头。