我在器件ep1c3构建异步fifo， 深度为8bits*8words为什么会在读时钟信号的低七个上升沿wrfull就为高电平了？非常困惑，哪位高人帮助小弟解除疑惑，小弟将不胜感激！

[此贴子已经被作者于2008-3-24 22:05:21编辑过]

wrfull是full的标志位，其实fifo的full标志位是可以设置的，

一般，如果写入的速度很快的话，其标志在memory在一半的时候就设置full了。

不然如果溢出就没有挽回的余地了。

当然楼主的问题需要具体分析，也有可能是设计的时序或者楼主使用上的问题。