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标题: [讨论]关于FPGA设计中分频的问题~！~~ [打印本页]

作者: boyfly 时间: 2004-5-21 09:17

这个也不难，给你说一个思路哦！
将时钟clk分成2个n分频的时钟I和II,时钟I和II具有以下的特点：
时钟I的高为(n-1)/2周期，低为（n+1)/2周期，在clk上升沿变化；
时钟II的高为(n-1)/2周期，低为（n+1)/2周期，在clk下降沿变化。
将时钟I和时钟II相或，就可以生成1：1的n分频！
以后多多交流！

作者: jee_chen 时间: 2004-5-22 22:44

有的FPGA内有分频倍频器。不知你用的是什么器件

作者: yellowfall 时间: 2004-5-24 14:58

在一个FPGA实际使用时对时间只能用上升沿或下降沿,
在实际硬件中一般对分频不要求占空比为50%,因而采样一般的记数分频即可

作者: xucongqi 时间: 2004-5-24 19:08 标题: [讨论]关于FPGA设计中分频的问题~！~~

在FPGA中设计2，4，8，16。。。分频很简单！！
但是怎么设计一个3，5，6，7。。。分频呢？？
请教！！
谢谢！！
能不能给个.gdf例子？？
硬件编程语言我还不太懂！！
谢谢了！！

作者: xxxydnw 时间: 2004-5-24 19:08

利用积分分频也可以

作者: zgdgoldon 时间: 2005-12-2 09:36

奇数分频和半整数分频很简单阿，我做过13分频和6.5分频的阿，用一个计数器，再加上一个D触发器，和一个与或门就可以。

zgdgoldon@163.com

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