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标题: 如何提高电子产品的抗干扰能力和电磁兼容性 [打印本页]

作者: flute_jerry 时间: 2004-6-7 10:46 标题: 如何提高电子产品的抗干扰能力和电磁兼容性

在研制带处理器的电子产品时，如何提高抗干扰能力和电磁兼容性？
1、  下面的一些系统要特别注意抗电磁干扰：
(1)  微控制器时钟频率特别高，总线周期特别快的系统。
(2)  系统含有大功率，大电流驱动电路，如产生火花的继电器，大电流开关等。
(3)  含微弱模拟信号电路以及高精度A/D变换电路的系统。
2、  为增加系统的抗电磁干扰能力采取如下措施：
(1)  选用频率低的微控制器：
选用外时钟频率低的微控制器可以有效降低噪声和提高系统的抗干扰能力。同样频率的方波和正弦波，方波中的高频成份比正弦波多得多。虽然方波的高频成份的波的幅度，比基波小，但频率越高越容易发射出成为噪声源，微控制器产生的最有影响的高频噪声大约是时钟频率的3倍。
(2)  减小信号传输中的畸变
微控制器主要采用高速CMOS技术制造。信号输入端静态输入电流在1mA左右，输入电容10PF左右，输入阻抗相当高，高速CMOS电路的输出端都有相当的带载能力，即相当大的输出值，将一个门的输出端通过一段很长线引到输入阻抗相当高的输入端，反射问题就很严重，它会引起信号畸变，增加系统噪声。当Tpd＞Tr时，就成了一个传输线问题，必须考虑信号反射，阻抗匹配等问题。
信号在印制板上的延迟时间与引线的特性阻抗有关，即与印制线路板材料的介电常数有关。可以粗略地认为，信号在印制板引线的传输速度，约为光速的1/3到1/2之间。微控制器构成的系统中常用逻辑电话元件的Tr（标准延迟时间）为3到18ns之间。
在印制线路板上，信号通过一个7W的电阻和一段25cm长的引线，线上延迟时间大致在4~20ns之间。也就是说，信号在印刷线路上的引线越短越好，最长不宜超过25cm。而且过孔数目也应尽量少，最好不多于2个。
当信号的上升时间快于信号延迟时间，就要按照快电子学处理。此时要考虑传输线的阻抗匹配，对于一块印刷线路板上的集成块之间的信号传输，要避免出现Td＞Trd的情况，印刷线路板越大系统的速度就越不能太快。
  用以下结论归纳印刷线路板设计的一个规则：
  信号在印刷板上传输，其延迟时间不应大于所用器件的标称延迟时间。
(3)  减小信号线间的交叉干扰：
A点一个上升时间为Tr的阶跃信号通过引线AB传向B端。信号在AB线上的延迟时间是Td。在D点，由于A点信号的向前传输，到达B点后的信号反射和AB线的延迟，Td时间以后会感应出一个宽度为Tr的页脉冲信号。在C点，由于AB上信号的传输与反射，会感应出一个宽度为信号在AB线上的延迟时间的两倍，即2Td的正脉冲信号。这就是信号间的交叉干扰。干扰信号的强度与C点信号的di/at有关，与线间距离有关。当两信号线不是很长时，AB上看到的实际是两个脉冲的迭加。
CMOS工艺制造的微控制由输入阻抗高，噪声高，噪声容限也很高，数字电路是迭加100~200mv噪声并不影响其工作。若图中AB线是一模拟信号，这种干扰就变为不能容忍。如印刷线路板为四层板，其中有一层是大面积的地，或双面板，信号线的反面是大面积的地时，这种信号间的交叉干扰就会变小。原因是，大面积的地减小了信号线的特性阻抗，信号在D端的反射大为减小。特性阻抗与信号线到地间的介质的介电常数的平方成反比，与介质厚度的自然对数成正比。若AB线为一模拟信号，要避免数字电路信号线CD对AB的干扰，AB线下方要有大面积的地，AB线到CD线的距离要大于AB线与地距离的2~3倍。可用局部屏蔽地，在有引结的一面引线左右两侧布以地线。
(4)  减小来自电源的噪声
电源在向系统提供能源的同时，也将其噪声加到所供电的电源上。电路中微控制器的复位线，中断线，以及其它一些控制线最容易受外界噪声的干扰。电网上的强干扰通过电源进入电路，即使电池供电的系统，电池本身也有高频噪声。模拟电路中的模拟信号更经受不住来自电源的干扰。
(5)  注意印刷线板与元器件的高频特性
在高频情况下，印刷线路板上的引线，过孔，电阻、电容、接插件的分布电感与电容等不可忽略。电容的分布电感不可忽略，电感的分布电容不可忽略。电阻产生对高频信号的反射，引线的分布电容会起作用，当长度大于噪声频率相应波长的1/20时，就产生天线效应，噪声通过引线向外发射。
  印刷线路板的过孔大约引起0.6pf的电容。
  一个集成电路本身的封装材料引入2~6pf电容。
一个线路板上的接插件，有520nH的分布电感。一个双列直扦的24引脚集成电路扦座，引入4~18nH的分布电感。
这些小的分布参数对于这行较低频率下的微控制器系统中是可以忽略不计的；而对于高速系统必须予以特别注意。
(6)  元件布置要合理分区
元件在印刷线路板上排列的位置要充分考虑抗电磁干扰问题，原则之一是各部件之间的引线要尽量短。在布局上，要把模拟信号部分，高速数字电路部分，噪声源部分（如继电器，大电流开关等）这三部分合理地分开，使相互间的信号耦合为最小。
G  处理好接地线
印刷电路板上，电源线和地线最重要。克服电磁干扰，最主要的手段就是接地。
对于双面板，地线布置特别讲究，通过采用单点接地法，电源和地是从电源的两端接到印刷线路板上来的，电源一个接点，地一个接点。印刷线路板上，要有多个返回地线，这些都会聚到回电源的那个接点上，就是所谓单点接地。所谓模拟地、数字地、大功率器件地开分，是指布线分开，而最后都汇集到这个接地点上来。与印刷线路板以外的信号相连时，通常采用屏蔽电缆。对于高频和数字信号，屏蔽电缆两端都接地。低频模拟信号用的屏蔽电缆，一端接地为好。
对噪声和干扰非常敏感的电路或高频噪声特别严重的电路应该用金属罩屏蔽起来。
(7)  用好去耦电容。
好的高频去耦电容可以去除高到1GHZ的高频成份。陶瓷片电容或多层陶瓷电容的高频特性较好。设计印刷线路板时，每个集成电路的电源，地之间都要加一个去耦电容。去耦电容有两个作用：一方面是本集成电路的蓄能电容，提供和吸收该集成电路开门关门瞬间的充放电能；另一方面旁路掉该器件的高频噪声。数字电路中典型的去耦电容为0.1uf的去耦电容有5nH分布电感，它的并行共振频率大约在7MHz左右，也就是说对于10MHz以下的噪声有较好的去耦作用，对40MHz以上的噪声几乎不起作用。
1uf，10uf电容，并行共振频率在20MHz以上，去除高频率噪声的效果要好一些。在电源进入印刷板的地方和一个1uf或10uf的去高频电容往往是有利的，即使是用电池供电的系统也需要这种电容。
每10片左右的集成电路要加一片充放电电容，或称为蓄放电容，电容大小可选10uf。最好不用电解电容，电解电容是两层溥膜卷起来的，这种卷起来的结构在高频时表现为电感，最好使用胆电容或聚碳酸酝电容。
去耦电容值的选取并不严格，可按C=1/f计算；即10MHz取0.1uf，对微控制器构成的系统，取0.1~0.01uf之间都可以。
3、  降低噪声与电磁干扰的一些经验。
(1)  能用低速芯片就不用高速的，高速芯片用在关键地方。
(2)  可用串一个电阻的办法，降低控制电路上下沿跳变速率。
(3)  尽量为继电器等提供某种形式的阻尼。
(4)  使用满足系统要求的最低频率时钟。
(5)  时钟产生器尽量靠近到用该时钟的器件。石英晶体振荡器外壳要接地。
(6)  用地线将时钟区圈起来，时钟线尽量短。
(7)  I/O驱动电路尽量靠近印刷板边，让其尽快离开印刷板。对进入印制板的信号要加滤波，从高噪声区来的信号也要加滤波，同时用串终端电阻的办法，减小信号反射。
(8)  MCD无用端要接高，或接地，或定义成输出端，集成电路上该接电源地的端都要接，不要悬空。
(9)  闲置不用的门电路输入端不要悬空，闲置不用的运放正输入端接地，负输入端接输出端。
(10)  印制板尽量使用45折线而不用90折线布线以减小高频信号对外的发射与耦合。
(11)  印制板按频率和电流开关特性分区，噪声元件与非噪声元件要距离再远一些。
(12)  单面板和双面板用单点接电源和单点接地、电源线、地线尽量粗，经济是能承受的话用多层板以减小电源，地的容生电感。
(13)  时钟、总线、片选信号要远离I/O线和接插件。
(14)  模拟电压输入线、参考电压端要尽量远离数字电路信号线，特别是时钟。
(15)  对A/D类器件，数字部分与模拟部分宁可统一下也不要交叉。
(16)  时钟线垂直于I/O线比平行I/O线干扰小，时钟元件引脚远离I/O电缆。
(17)  元件引脚尽量短，去耦电容引脚尽量短。
(18)  关键的线要尽量粗，并在两边加上保护地。高速线要短要直。
(19)  对噪声敏感的线不要与大电流，高速开关线平行。
(20)  石英晶体下面以及对噪声敏感的器件下面不要走线。
(21)  弱信号电路，低频电路周围不要形成电流环路。
(22)  任何信号都不要形成环路，如不可避免，让环路区尽量小。
(23)  每个集成电路一个去耦电容。每个电解电容边上都要加一个小的高频旁路电容。
(24)  用大容量的钽电容或聚酷电容而不用电解电容作电路充放电储能电容。使用管状电容时，外壳要接地。

作者: 一通百通 时间: 2005-8-24 11:23

高速PCB设计的布局布线优化方法

随着半导体工艺的发展，器件的工作频率越来越高，使得高速PCB的设计成为产品设计中的一个重要环节，而高速PCB设计所面临的过冲、下冲、振铃、延迟和单调性等信号完整性问题，将成为传统设计的一个瓶颈，设计人员仅仅凭经验将越来越难设计出完整的解决方案，因此设计人员只有借助一套完整的信号完整性分析工具才能准确预测并消除这些问题。下面我们结合高速PCB设计分析工具SpecctraQuest来分析以上的PCB级信号完整性问题。

拓扑结构对信号的影响

当信号在高速PCB板上沿传输线传输时遇到阻抗不匹配，将有部分能量从阻抗不连续点沿传输线传回，造成反射现象。在高速PCB设计中，有很多问题都是由反射引起的，因此应该特别注意。在高速PCB板上，一条导线已经不再是单纯的导线，而须当作传输线看待，按照传输线理论来处理。阻抗的不匹配，以及在不同分支上传输时间的不一致都会造成信号完整性问题。

图1是一个典型的单驱动器多接收器的拓扑结构，在接收器端开路，阻抗为无穷大，因此信号在终端会发生全反射，沿传输线原路返回。串接电阻阻值为Z0，传输线阻抗为2Z02=Z01=Z0，信号沿Z01通过连接点传递到两个分支时，由于两个分支并联，因此从Z01看过去的阻抗正好为Z0，因此信号在从Z01传递到两个分支时信号不会发生反射。信号继续沿分支传递到终端，终端开路，因此信号被反射回来；由于是不平衡的拓扑结构，信号沿原路返回时就会有时间上的不一致，因此在节点处就会有信号完整性问题出现。

采用对称的拓扑结构可以解决这个问题。结合如图2所示实际工作中的一个例子来分析，这是在一个路由器中收发器到内存的拓扑结构图，驱动器是BCM5625，接收器是存储器。

在图2中红圈处和蓝圈处的线长分别是1,400mil和3,550mil，由于设计工程师在设计时只考虑了零件位置的摆放而忽略了线长的影响，因此测试到的波形不太理想。将红圈处线长改为3600mil后的再测试，可以发现波形得到很大的改善(主要是单调性得到很大改善)。

元件位置对信号的影响

在高速PCB板上，零件位置的摆放不能再像在低速PCB板那样具有一定随意性，正确的位置往往对信号的影响非常大。以一个设计中的实例来分析，在如图3所示的拓扑图结构中，驱动端产生时钟信号，接收端是储存器。

注意到15p电容的位置是摆在33Ω电阻的后面，分析后发现电容的位置放在电阻前面会有更好的效果(红色虚线所示)，信号的波形改善较大，EMI也有所改善。如图5所示是改善前后的波形，虽然信号的过冲还有点大，但这可以通过改变串接电阻的值来改善，例如可以改为47Ω。

元件对EMI的影响

良好的系统设计不仅要求系统能正常运作，还要要求系统不能影响其它系统的正常工作，不能对其他系统造成电磁干扰，因此必须考虑EMI问题。采用Specctraquest工具也能对EMI的问题作出分析。我们仍以路由器的案例来作分析，在图4中，U13是时钟发生器，BGA1是信号接收端，另外两个接收端是测试点，红圈处的电容是实际的电容模型。对没有电容和加了电容后在BGA1端的信号频谱进行测试分析，可以看到加了一个30p的电容后EMI改善很多，但其缺点是信号的上升时间会变缓，解决方法是只要是在规定范围内选取适当的电容值。

不同端接对信号的影响

正确的端接对信号的影响非常大，如果端接不正确的话甚至会造成系统不能正确工作。如图5为某条线的终端端接方案的部分拓扑结构。

可以看到在接收端的波形存在明显的问题，甚至在阈值电压以下了。因此考虑使用另外的端接方案(在这里我们使用代文宁端接)，改善以后的拓扑图如图6所示。通过测试可以发现波形得到明显的改善，但使用代文宁端接的缺点是要消耗部分直流功耗。

软件仿真结果和示波器测试结果比较

在用软件仿真得出结果后，应该将其与实际的波形作比较，然后得出相关性的结论。在实际的仿真过程中，我们会用到IC厂商提供的IBIS 模型，如果模型本身没有问题，在仿真软件中的参数设置正确，得到的结果应该和示波器测量的结果出入不大。我们以英特尔的SpringDale芯片组为例说明，如图7所示是北桥芯片到DDR333内存的波形图(接收端是存储器)，红色的曲线是用示波器实际所量测到的波形；蓝色是SpecctraQuest软件运行出来的结果，具体环境是在SQ激励源的设置上选取“custom”，并给出1011001的激励信号；截止频率设置为1G，这样是考虑趋肤效应的影响，如果信号翻转越快，则截止频率应该设的越高。可以看到两个波形非常接近。

本文小结：

电子技术的发展使得IC的工作速度越来越快，频率越来越高，当信号的互连延迟大于边沿信号翻转阀值时间的20％时，PCB板上信号线就会呈现出传输线效应，即连线不再是显示集总参数的单纯的导线性能，而是呈现出分布的参数效应，这就是高速设计。

与传统的设计比较，高速设计要更多地考虑到信号完整性问题，在设计过程中借助EDA工具可以最大程度上减少重复设计次数，减少设计人员所花的时间和精力，同时又能设计出良好的产品来。

参考文献：
1. Cadence 高速系统设计专刊
2. High-Speed Digital System Design" Stephen H.Hall etc.

作者: 周杰

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