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标题: vhdl 和verilog hdl 有什么区别呀？谢谢各位侠客 [打印本页]

作者: boyfly 时间: 2004-6-14 09:14

vhdl和verilog是两种硬件描述语言！随着设计复杂性和可重复性的需求，传统的原理图输入受到限制，所以硬件描述语言便登场了！
目前，高校讲授vhdl的较多，不过实际使用中verilog要多一些，建议如果开始学的话，最好学习verilog！

作者: ilan2003 时间: 2004-6-22 22:38

应该说亚太地区verilog用的比较多一点
在欧洲VHDL用的多一点
在美国两者用的人数差不多

作者: sasinop 时间: 2004-6-23 17:35

vhdl 感觉不是很难嘛

作者: 火烈鸟 时间: 2004-6-23 19:58

我也是新手
大个哥门帮助我呀！
用他实现5b6b码的转换，谢谢大哥……

作者: entity 时间: 2004-6-23 19:58 标题: vhdl 和verilog hdl 有什么区别呀？谢谢各位侠客

vhdl 和verilog hdl 有什么区别呀？谢谢各位侠客[em12][em13]

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