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标题: 在powlogic中设计电路图时可不可以在总线上增加页间连接符 [打印本页]

作者: 一通百通 时间: 2004-7-11 13:28

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作者: highfly 时间: 2004-7-11 13:28 标题: 在powlogic中设计电路图时可不可以在总线上增加页间连接符

如果可以怎么结呢

作者: rrrr2005 时间: 2005-11-10 17:03

是不是总线在所有的页中均有效啊

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