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标题: mc9s12dg128b超频的问题 [打印本页]

作者: cArlIcon 时间: 2007-3-19 13:10 标题: mc9s12dg128b超频的问题

我根据CRG Block User Guide V03.08上所述，选择PLL时钟（CLKSEL=0x80），PLL时钟=OSC时钟*（(SYNR + 1)/(REFDV + 1)）我把SYNR寄存器设为0x02，REFDV设为0x01。这样做是否达到超频目的1.5倍的目的？
但是我生成的PWM波的频率在超频前后没有变化
望高手帮帮忙

作者: strongchen 时间: 2007-3-19 15:25

你的PLL输出频率是多少？

作者: cArlIcon 时间: 2007-3-19 21:05

我不知道
我的晶振频率是16MHz
按公式PLL时钟应该是80MHz，总线时钟是40MHz
具体我也不知道怎么测
我是初学者

作者: cArlIcon 时间: 2007-3-19 21:27

忘说了
公式中还要乘以2才对，我漏掉了
有一个图说明在形成总线时钟前又除以了2

作者: strongchen 时间: 2007-3-20 09:35

S12的最高总线频率为25M。使用时最好不要超出这个值，否则工作肯定不可靠。另外，PLL本身也是有频率限制的，它应该达不到80M的输出频率。

作者: cArlIcon 时间: 2007-3-20 09:49

电子产品世界2006年第7期上有篇《基于面阵CCD赛道参数检测方法》上写道：“S12 CPU通过设定其中时钟PLL电路寄存器，可以将S12内部总线频率提高到40-48MHz，CPU仍然可以工作。同时，可以将AD转换器时钟频率提高到12-24MHz，在损失一定AD转换精度的情况下，将AD转换时间缩短为1.5微秒左右。”
似乎可以达到，只是上面没写怎么操作。

作者: strongchen 时间: 2007-3-20 10:02

这在电压、温度非常稳定，环境温度不高，系统功率也较低的情况下是有可能做到，但毕竟是超出额定值的，不可能非常可靠。在一般的正常应用中，不建议这样做。

作者: cArlIcon 时间: 2007-3-23 12:40

时钟初始化
REFDV=0X01;
SYNR=0X03; 把总线时钟提高两倍
while((CRGFLG&0x08)==0x00) //等待CRGFLG中的LOCK位置位
{
}
CLKSEL=0x80;//选择PLL时钟
我用这种方法吧总线时钟提高了
有兴趣的朋友可以生成个PWM波试试，可以看到设置前后PWM的频率不一样了

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