电子技术论坛_中国专业的电子工程师学习交流社区-中电网技术论坛

标题: 请教 [打印本页]

作者: tanjb1 时间: 2004-11-30 09:10 标题: 请教

请问各位高手, 在Verilog中任务task语句中可不可以出现过程语句always, 我试了编译通不过老是报错说句法错误. 报错语句为always @(posedge ha) 这样的过程语句.

欢迎光临电子技术论坛_中国专业的电子工程师学习交流社区-中电网技术论坛 (http://bbs.eccn.com/)