标题: mc9s12DG128时钟问题 [打印本页]
作者: luo19730210 时间: 2007-10-7 16:27 标题: mc9s12DG128时钟问题
我用mc9s12DG128的16MHz的外部晶,经PLL为24MHz的总线频率,系统频率为48MHz,
那么主定时器的时钟频率是否为48MHz.请指正
作者: strongchen 时间: 2007-10-8 10:47
如果PLL的输出频率为24M，那么总线频率应为12M，即定时器的源时钟频率为12M。
作者: freewolf008 时间: 2007-10-11 15:03
那如果添加
CLKSEL = 0x80 选定锁相环时钟时的总线是多少？
在设定pwm时用的是什么时钟呢？
偶是初学者，这些时钟把头都搞大了……
作者: strongchen 时间: 2007-10-11 15:50
CLKSEL=0x80就是选择用PLL的输出时钟作为系统的时钟源。那么总线频率就是PLL输出频率的一半。
作者: freewolf008 时间: 2007-10-11 20:05
看了以前的老帖子
ayanami问
我想请教一下版主，DP256各模块的时钟频率和晶振频率之间有什么关系？
acmesky 说：
这个你要看模块的datasheet，如果不使用pll，总线频率会是晶振的二分频。大部分模块的工作频率都来自总线频率，根据各模块功能设置相应寄存器，会对总线频率进行再分频，得到实际工作频率
现在先这么理解了，这个时钟好多人都有同样问题，书上也说的不清楚，哪里有详细的介绍呢？
作者: strongchen 时间: 2007-10-12 10:35
文档《S12CRGV4.pdf》中有详细的介绍。
作者: freewolf008 时间: 2007-10-14 00:51
就是说在
PLL=2×晶振频率×(SYNR+1)÷(REFDV+1)
中计算出的时钟源是总线频率的2倍。
[此贴子已经被作者于2007-10-14 0:51:45编辑过]
作者: dongzhengui 时间: 2007-11-17 12:39
如何关闭内部自时钟（RC）？
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