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标题: 关于MC9S12DG128时钟问题 [打印本页]

作者: 雪狼 时间: 2008-3-8 16:45 标题: 关于MC9S12DG128时钟问题

我是一个新手对于MC9S12DG128时钟有一些问题，请高手帮忙

在时钟设置中选用PLL时钟 PLLCLK =2*OSCCLK*(SYNR + 1)/(REFDV + 1)
如果外界晶振是16M的那么OSCCLK是多少？
SystemCcock 与 BusClock 是不是交系统时钟何总线时钟，有什么区别？

作者: 雪狼 时间: 2008-3-8 16:46

急用
线上等待
谢谢

作者: mmanyy 时间: 2008-3-8 17:17

系统时钟与总线时钟应该是一个概念.
OSCCLK就是晶振频率,通过寄存器SYNR和REFDV来配置PLLCLK.
CLKSEL_PLLSEL用来选择系统时钟的来源,为1时,来源为PLLCLK,即BUSCLOCK = PLLCLK/2;为0时,来源为OSCCLK,即BUSCLOCK = OSCCLK/2.

作者: 雪狼 时间: 2008-3-8 17:41

我对时钟还有一点问题下面的程序段

{

SYNR = 4；

REFDV = 1;

while(!CRGFLG_LOCK);// 等待系统时钟稳定

CLKSEL_PLLSEL = 1;// 选择ＰＬＬ时钟作为系统时钟

}

那么BusClock为多少

谢谢

作者: 雪狼 时间: 2008-3-8 17:43

外接晶振16M
有人说OSCCLK为外部晶振的一半
不知道是否正确

作者: mmanyy 时间: 2008-3-8 20:59

默认状态下PLL是打开的,锁相环是自动锁的
根据PLLCLK =2*OSCCLK*(SYNR + 1)/(REFDV + 1)可以计算得到PLLCLK = 80MHz
CLKSEL_PLLSEL = 1是选择PLL时钟作为系统时钟,所以个人认为BUSCLK = 40MHz.

作者: 雪狼 时间: 2008-3-9 14:52

谢谢！

作者: tjustar 时间: 2008-3-9 19:02

嗯

作者: tjustar 时间: 2008-3-9 19:14

嗯

作者: mooyeep 时间: 2008-3-12 21:32

根据飞思卡尔杯智能车竞赛第一届东北大学二队的一篇论文
MC9S12DG128的总线时钟好像最好不要超过25MHz否则好像会比较不稳定
具体是否是这样还有待考证。
我也很想知道是否能超过25MHZ

还有就是关于A/D转换时间到底能达到多快的问题
据说八位精度最快只能达到6uS
但根据上海交大速度之光队的程序我算算了
总线时钟居然达到了32MHz
而最快A/D的转换时间也达到了1.5us

作者: 康桥人 时间: 2008-3-19 14:50

我用到了32M，基本没有问题，现在还没有遇到过

作者: 伊独侠客 时间: 2008-3-20 22:36

听说S12的AD模块很容易坏哦!

作者: 康桥人 时间: 2008-3-21 09:24

如果没有高压，应该是不容易坏的，
我的一块DG128曾经被高压击坏了！

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