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标题: Verilog VS VHDL ，您选择哪个？ [打印本页]

作者: joanhn 时间: 2008-4-15 21:38 标题: Verilog VS VHDL ，您选择哪个？

Verilog VS VHDL ，您选择哪个？

作者: caopengly 时间: 2008-4-17 19:15

现在一般建议学校verilog，我两个都比较熟悉，感觉verilog对底层的描述比较清晰，程序风格比vhdl流畅简洁。vhdl可以自定义类型，verilog不行，但是verilog修正版可以定义。

总之，verilog 有超越vhdl的势头。

作者: sqb1986 时间: 2008-5-7 14:25

verilog容易上手，学过c再学verilog会有一种似曾相识的感觉

vhdl学起来不那么容易（我们明天还要考那门课），现在还什么都不会。

但是vhdl相对比verilog的描述功能要强一些啊

作者: brbl 时间: 2008-5-8 22:20

我用verilog.

作者: sfpxfpcfp 时间: 2012-2-25 20:32

学习了谢谢

作者: gzoufu 时间: 2012-8-30 10:54

看一看，瞧一瞧

作者: gzoufu 时间: 2012-10-26 13:50

看一下，路过而已，没事的

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