电子技术论坛_中国专业的电子工程师学习交流社区-中电网技术论坛

标题: altera 的cyclone 系列的pll中，输入clk的频率有限制吗？ [打印本页]

作者: zzzccczzz 时间: 2008-4-17 14:18 标题: altera 的cyclone 系列的pll中，输入clk的频率有限制吗？

请问altera 的cyclone 系列的pll中，输入clk的频率有什么限制没有？最低时钟频率是多少？能输入2.048MHz吗？

谢谢了！

作者: stone133 时间: 2008-4-17 18:25

这个系列没有用过，不过这个一般都有最低时钟频率的限制的，具体限制在生成pll core的时候会有一个数据手册，上面会有说明，或者生在成的过程中，参数的范围会给出

作者: caopengly 时间: 2008-4-17 18:53

在我的记忆中，其pll好像不能超过600M，楼主在pll里面的配置信息中可以看到。

如果要使用pll，其最低的时钟为16M

作者: zzzccczzz 时间: 2008-4-18 13:08

恩，多谢两位版主的回复！

作者: stone133 时间: 2008-4-18 15:46

欢迎常来交流

作者: flanix 时间: 2008-4-21 18:03

肯定是有频率限制的，数据手册上有说明的。

欢迎光临电子技术论坛_中国专业的电子工程师学习交流社区-中电网技术论坛 (http://bbs.eccn.com/)