标题: 请教,怎么用Verilog判断时钟上升延? [打印本页]
作者: chinapte 时间: 2008-4-27 21:16 标题: 请教,怎么用Verilog判断时钟上升延?
谢谢
作者: caopengly 时间: 2008-4-28 13:19
判断时钟的上升沿只有用频率更高的时钟去打,然后再在更高的时钟域里面判断。
如:
clk,clk_fast
always@(posedeg clk_fast)
begin
clkq=<clk;
clkqq<=clkq;
end
assign clkposedge=clkq & (~clkqq);
作者: chinapte 时间: 2008-4-28 20:17
谢谢!
作者: flanix 时间: 2008-4-28 21:30
posedeg clk 为真即为上升沿.
作者: wgxold 时间: 2008-4-30 15:46
always @ (posedge)
作者: ecreate 时间: 2008-5-4 10:39
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