Quartus II 如何实现FPGA时序的优化问题?
事实上时序的优化真正的应该是楼主的代码风格,如果光靠工具来做,基本上是做不好的。
当然也可以有一些优化,就是在time setting里面,就可以设定time的max clk的值等。
多谢指教!