verilog中如何实现重复?语言中提供的循环语句是不可综合的,如果要重复操作的话怎么办?小弟新手,望指教

事实上不是不可以综合，要看什么样的表述。

其实在verilog中的for语言事实上就是很多分离语句的重复，你只是表达简单了，但是电路上来说是没有一点点的简化，反而还有可能变得复杂了。

如果楼主需要使用循环实现的功能，可以使用状态机来实现循环。