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标题: 请问:初学者先学VHDL好还是verilog好? [打印本页]

作者: eagle0111 时间: 2008-6-11 21:35 标题: 请问:初学者先学VHDL好还是verilog好?

初学者先学VHDL好还是verilog好?还有一困惑,Labview里的FPGA与VHDL的编程方式截然不同,哪个好?

作者: caopengly 时间: 2008-6-11 22:59

现在一般建议学校verilog，我两个都比较熟悉，感觉verilog对底层的描述比较清晰，程序风格比vhdl流畅简洁。vhdl可以自定义类型，verilog不行，但是verilog修正版可以定义。
总之，verilog 有超越vhdl的势头。

作者: sxlwzl 时间: 2009-5-27 08:54

verilog很简单了，建议先学吧

作者: huangyanpo 时间: 2009-7-12 17:17

大部分公司都是verilog，VHDL市场应用不高。

作者: ft2569201 时间: 2009-7-20 23:00

我是从vhdl开始的学校学的是这个打算转向verilog ~

作者: yumuzi 时间: 2009-7-21 10:08

楼上的有前途支持

作者: ft2569201 时间: 2009-7-21 13:16

谢谢！~

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