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标题: [求助]高手请进,一个Verilog小程序有错 [打印本页]

作者: 向前走    时间: 2008-7-5 09:00     标题: [求助]高手请进,一个Verilog小程序有错

对该语言不熟悉,请高手指点

程序如下:

always @(posedge clk)
if(rd)
begin
memory[addr+40]=memory[addr]+memory[addr+20];
end

谢谢啊


作者: caopengly    时间: 2008-7-5 09:56

呵呵,楼主把系统提示的错误信息贴出来吧,因为常常是其他地方连带的错误。


作者: hardtornado    时间: 2008-8-22 09:39

把rd也放到always中试试。。。。。。

always @(posedge clk or rd)
if(rd)
begin
memory[addr+40]=memory[addr]+memory[addr+20];
end


作者: caopengly    时间: 2008-8-22 12:41

楼上这种该法对结构有一点点影响,前者是同步时序电路,后者为异步电路,其实楼主的写法应该没有问题,我估计是其他什么地方出的错。
作者: luoman    时间: 2008-8-22 15:33

这是什么程序啊

能指教吗 我好像没见过啊


作者: caopengly    时间: 2008-8-25 12:45

always @(posedge clk)
if(rd)
begin
memory[addr+40]=memory[addr]+memory[addr+20];
end

楼主的程序就是一般的同步时序电路,完成的是使用dff来赋值的操作啊,楼上可以看看。


作者: zhuoxj    时间: 2008-11-20 16:59

gggg
作者: wjffpga    时间: 2008-11-26 21:06

if(rd)应该放在结构体内部,不能放在外面。[em01]
作者: atp1314    时间: 2011-4-16 20:44

RD在前面定义了吧!不用放在结构体里面吧! 这个断程序单独看貌似没什么问题




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