单个模块A仿真没问题，放入顶层模块T后，仿真就不行，A的某个信号，不按我的逻辑来。请问我该怎么办？

我用的QUARTUS7.1

已试过以下办法，1。换一个大点容量的FPGA，2。重新建工程。3。用SIGNALTAP抓，实际和仿真差不多。

我认为这个应该是楼主的设计问题，楼主可以看看楼主写的模块的输入有没有变化，通过波形判断是那个信号使得没有按照预定的想法来的，这样顺藤摸瓜就能找到问题的根源。

设计风格一般来说有影响但是影响不大，除非楼主写的模块本来就是亚稳态的，比如写了很多的锁存器，在fpga资源不够时，时序就满足不了要求了，这和风格有关，我们一般提倡使用同步时序电路，同时避免亚稳态。

感谢回复。

我已经知道，是哪个信号有问题，可是顺藤摸瓜，却找不到问题所在。在CLK的同步时序里有if(A & B ) C <= 1'b0;然后用SIGNALTAP抓，以CLK为时钟，A为高B为高C却不变低。

问题在于，我单个模块下载运行是没问题的，而整体模块不加这个新的模块，也是没问题的。

在同步里面不会出现这样的问题哦，楼主可以看看rtl级的电路图，或者用其他的表达代替，我总觉得还是设计风格不规范的原因，还有，楼主吧逻辑分析仪的clk设为同步clk的2倍以上的clk，再看看。