现遇到一棘手问题,一直不知怎么解决.请大家帮忙,先谢了!
我的系统中用到锁相环pll,利用Altera Straix 系列EP1S25F672C6这款FPGA. 我对PLL直接测试,将输入inclk0直接连到顶层输入端口,分配PIN时,将其分配到PIN_R26上,编译,下载都可以.但最后外部输入时钟连接时,输入时钟的波形被严重拉低,3.3v的高电平被拉低为1.4v， 时钟输出均不对.测试过FPGA的地,和其他的管角波形一样,同样会有波动.
我尝试把时钟输入分配到其他的时钟输入指定角,结果都一样.而用不能分配到其他的I/0端口(我开始尝试过，最后会提示管角类型不匹配).
另外,我用开发板上的自带的50M时钟通过PIN_B12接入,PLL输出就是对的.
真的想不明白是什么原因,会不会是驱动能力方面的原因?