在用FPGA对ASIC做原型验证时，PAR报告显示Slice资源使用超过90%, 使用的器件是Virtex II 6000，因为RUN的频率不高，不超过50MHz，Place and Route能通过。现在接口功能测试不正确，怀疑是不是Slice资源利用率太高导致的，大家有没有遇到过这样的问题？Xilinx FPGA Slice资源最多使用多少合适？