楼主好啊,我用的是xilinx的Spartan-3E FPGA在设计的时候对IO口的配置有些疑惑。输出和输入的每个IO口都要接上拉或者是下拉电阻吗?如果我用的是差分IO口输入,那么这对差分口可以同时和AD的输入口相连吗?就是我这对差分口可以同时接收AD输出的两个位吗?希望能给指点下。。。。
[em07]谢谢啊,嘿嘿
AD的两位就是说假如FPGA接收AD采样的数据,如果AD的位数是8位,那么AD的第二位和第三位能否同时接到FPGA的同一个差分输入IO口上?这次应该表达清楚了吧,o(∩_∩)o...谢谢指点。。。。
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