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标题: Quartus 仿真Verilog时INOUT没有输出？ [打印本页]

作者: chunsen 时间: 2008-12-9 15:49 标题: Quartus 仿真Verilog时INOUT没有输出？

如果把变量改为OUTPUT就有输出，
为什么？
如何解决

作者: wangbo19852008 时间: 2008-12-9 16:24

虽然那个INOUTPUT引脚本身没有输出数据，你看你仿真表中，那个引脚的下面是不是有本应当从INOUTPUT那个引脚输出的值。其实双向数据通道输出的值是以寄存器类似的方式输出，不知道你仿真的具体情况，你可以贴出你的程序和仿真图形，以及改成OUTPUT后的仿真图片，大家一起学习

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