标题:
verilog hdl 的延时问题
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作者:
encaon
时间:
2009-1-4 15:43
标题:
verilog hdl 的延时问题
编程
语言
见下(在quartus 下
编译
):
module delay(aa,bb);
input aa;
output bb;
assign #10 bb=aa;
endmodule
但是
仿真
结果和
下载
后用示波器测量没有延时,还想问一下,单位延时中的单位是什末啊
作者:
shaowenjunswj
时间:
2009-1-6 20:10
在模块声明之前定义单位和精度
作者:
chsuchayen
时间:
2009-1-13 01:37
[em11]
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