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标题: Xilinx FPGA在配置时CCLK是如何产生的 [打印本页]

作者: encaon 时间: 2009-1-4 15:53 标题: Xilinx FPGA在配置时CCLK是如何产生的

Xilinx FPGA在配置时CCLK是如何产生的看到这个时钟，它是FPGA输出的，但不知如何产生，其频率是固定的吗与外部晶振有关吗请高手指教。

作者: chinaec_net 时间: 2009-12-20 14:49

我也想弄明白！怎么没有高手指点？

作者: tyj0423 时间: 2011-2-14 11:31

master模式，是fpga从CCLK输出
slave模式，是外部输入到CCLK，可以是晶振，或者别的控制方式

作者: ydfq128 时间: 2011-11-22 20:03

频率在ISE中可以配置，就在生成下载文件的那个环节

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