请教一下，现在我用xilinx 的卷积ip core实现一个3/4的卷积编码，我采用的是dual channel输出。通过ip core的output rdy信号来识别被punctuerd的输出信号。程序段如下：

always @ (posedge RX_CONV_CLK_80M or negedge RX_CONV_RST_N)
begin
if(!RX_CONV_RST_N)

drdy_ff1<=1'b0;


else
drdy_ff1<=drdy;
end

always @ (posedge RX_CONV_CLK_80M or negedge RX_CONV_RST_N)
begin
if(!RX_CONV_RST_N)

dout_ff1 <= 2'b0 ;


else
if(drdy_ff1)
dout_ff1<=dout;
else
;
end

然后再将dout并串转换输出。可是modelsim仿真时报错：Fatal: (vsim-3364) Illegal Verilog connection (4th) for VHDL output port 'rdy'.（rdy我映射为drdy）。这是为什么呢？

难道ip core 的输出不能用作if语句的判别条件？

请高手指点一下