请问一个问题，我在实现一个算法的时候需要用到除法，所以调用了除法的ip核，我用的开发工具是ise，语言是verilog，仿真工具是modelsim。

但是在调用modelsim仿真时候碰到这样的一个错误：

# ** Error: (vsim-3033) div.v(94): Instantiation of 'DIV_GEN_V1_0' failed. The design unit was not found.
# Region: /test_v/tester/div_1
# Searched libraries:
# C:\Modeltech_5.8b\xilinx_libs\XilinxCoreLib_ver
# C:\Modeltech_5.8b\xilinx_libs\unisims_ver
# ** Error: (vsim-19) Failed to access library 'unimacro_ver' at "unimacro_ver".
# No such file or directory. (errno = ENOENT)
# ** Error: (vsim-19) Failed to access library 'secureip' at "secureip".
# No such file or directory. (errno = ENOENT)
# work
# Loading work.glbl
# Error loading design
# Error: Error loading design
# Pausing macro execution

主要是modelsim的库里没有找到除法的ip核，但是其他的ip核，如乘法等都可以正常使用，请问各位高手如何解决这个问题。使调用除法ip核后能够顺利仿真。