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论坛元老
cad4201，
你好，我以前也遇到过这种问题，你的sdram校验通不过有可能是
1。clk不对，在FPGA中有专业的pllout口资源。用它作输出clk波形很好，建议用示波器比较一下，这很重要哦。
2。clk在pll中有e口作外部输出，用c口没有e口输出好
3。在晶振输出接个小电阻可以很好滤波。
4。相移－20 到－75都可以，开始你可以将频率设小一些，这样相移因素就可以排除。
good luck
caopengly
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事实上pll的e口就是对外输出的意思，你可以摸索一下，在pll的配置中。我曾经对比过c口的输出波形就是没有e口hao，而且我以前verify通不过就是这个原因。
debug时有通讯错误也是常有的，但还是可以调的。而且可以watch变量的值。如果不能watch，那就有问题了。
[此贴子已经被作者于2007-1-12 18:03:21编辑过]
cad4201
不好意思，前几天有点事。现在才看到，如果你着急可以给我发个论坛内的message
你做了测试程序，这是很好的测试方法。一下就能说明硬件问题，而且对写驱动也有好处。
能下载小程序说明不是连接的问题，有可能是sdram里的bank有部分问题。
你可以增加测试程序，比如循环写读数。或者换块sdram试试。
goodluck
[此贴子已经被作者于2007-1-18 17:20:37编辑过]
