xj_fifo.cmp component xj_fifo PORT ( data : IN STD_LOGIC_VECTOR (7 DOWNTO 0); wrreq : IN STD_LOGIC ; rdreq : IN STD_LOGIC ; rdclock : IN STD_LOGIC ; wrclock : IN STD_LOGIC ; aclr : IN STD_LOGIC := '0'; q : OUT STD_LOGIC_VECTOR (7 DOWNTO 0); rdempty : OUT STD_LOGIC ; wrfull : OUT STD_LOGIC ); end component; 其中声明了元件xj_fifo。可以在设计作为元件xj_fifo被其他设计所调用,用来产生相应的逻辑动能。