| 各位大侠，用过chipscope进来帮帮忙哈！ 我用system generator做了一个简单的加法，然后下到板子上验证，本人用的板子是spartan 1800A,将比特流下到板子的时候用chipscope，发现窗口就一直停留在wait for upload ,最低下显示waiting for core to be armed,slow or stopped clock，很多人都说是时钟问题，我将FPGA Start-up clock里的值设为JTAG CLOCK,最后还是出现了那样的问题，是我的触发条件设得不对还是会有其它的原因导致了这个问题呢？请大家帮帮忙啊，小弟不胜感激！ |
