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求助:用Verilog hdl 编写延迟的时钟程序!

求助:用Verilog hdl 编写延迟的时钟程序!

我要用一个标准的始终输入信号产生两个始终输出信号!
  一个输出与输入完全相同。
  另一个要求延迟输入时钟周期的3/4。
请问该如何编写?
穷 则独善其身 达 则兼济天下
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